基于FPGA 的無(wú)人機(jī)遙控及圖傳信號(hào)采集系統(tǒng)設(shè)計(jì)

蔣 平， 謝躍雷

（桂林電子科技大學(xué)認(rèn)知無(wú)線電與信息處理省部共建教育部重點(diǎn)實(shí)驗(yàn)室，廣西桂林541004）

0 引 言

隨著無(wú)人機(jī)技術(shù)的高速發(fā)展，民用無(wú)人機(jī)得到了普及，給人們生活帶來(lái)了便捷，但同時(shí)因?yàn)闊o(wú)人機(jī)未經(jīng)許可隨意飛行的“黑飛”事件屢屢發(fā)生，對(duì)民航機(jī)場(chǎng)、敏感目標(biāo)以及涉密區(qū)域的安全保障帶來(lái)了嚴(yán)重隱患［1］。針對(duì)這種“黑飛”現(xiàn)象，必須要進(jìn)行管控［2-3］，對(duì)于管控首先要對(duì)無(wú)人機(jī)進(jìn)行有效的探測(cè)。探測(cè)主要分為無(wú)源探測(cè)及有源探測(cè)，有源探測(cè)主要是通過(guò)雷達(dá)探測(cè)方式，對(duì)于低、慢、小型無(wú)人機(jī)往往達(dá)不到探測(cè)目的［4］。相比之下，無(wú)源探測(cè)方式更適用于探測(cè)低、慢、小型無(wú)人機(jī)。

無(wú)源探測(cè)方式主要分為光學(xué)探測(cè)、聲學(xué)探測(cè)和無(wú)線電頻譜監(jiān)測(cè)，其中光學(xué)探測(cè)受天氣影響較大，聲學(xué)探測(cè)探測(cè)距離近，而無(wú)線電頻譜監(jiān)測(cè)方式距離遠(yuǎn)，且有利于目標(biāo)定位，通過(guò)無(wú)線電頻譜監(jiān)測(cè)實(shí)現(xiàn)無(wú)源探測(cè)更加有效［5］。

本文基于無(wú)線電頻譜監(jiān)測(cè)方式，設(shè)計(jì)了一套以FPGA為硬件平臺(tái)的無(wú)人機(jī)遙控及圖傳信號(hào)的采集、存儲(chǔ)、傳輸系統(tǒng)［6-7］，該系統(tǒng)解決了因AD9361帶寬范圍最大為56 MHz而無(wú)法對(duì)存在于2.3 ～2.5 GHz、5.7～5.9 GHz雙頻段無(wú)人機(jī)遙控及圖傳信號(hào)的采集問(wèn)題以及MIG IP無(wú)法多通道防沖突異步傳輸?shù)娜毕荩?］，此外該系統(tǒng)通過(guò)FPGA采用UDP協(xié)議對(duì)千兆網(wǎng)芯片進(jìn)行驅(qū)動(dòng)，解決了采集數(shù)據(jù)的高速傳輸問(wèn)題。能夠有效地完成對(duì)低、慢、小民用無(wú)人機(jī)遙控及圖傳信號(hào)的采集、存儲(chǔ)、傳輸。

1 系統(tǒng)總體設(shè)計(jì)

本設(shè)計(jì)主要由FPGA主控模塊、AD9361射頻板卡、協(xié)議解析、DDR3和千兆網(wǎng)等控制模塊組成［9］。

基于FPGA的無(wú)人機(jī)遙控及圖傳信號(hào)的采集、存儲(chǔ)、傳輸系統(tǒng)的總體設(shè)計(jì)框圖如圖1所示。FPGA主控模塊實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)各個(gè)模塊的控制及采集數(shù)據(jù)的高速處理；AD9361射頻板卡控制模塊對(duì)存在于2.3～2.5 GHz、5.7 ～5.9 GHz的無(wú)人機(jī)遙控及圖傳信號(hào)進(jìn)行雙通道寬帶掃頻采集，并對(duì)采集信號(hào)進(jìn)行低噪聲放大、混頻、模數(shù)轉(zhuǎn)換、濾波以及下變頻，實(shí)現(xiàn)零中頻接收機(jī)架構(gòu)；協(xié)議解析及控制模塊通過(guò)對(duì)用戶自定義通信協(xié)議的解析完成上位機(jī)對(duì)下位機(jī)的軟件控制以及對(duì)整個(gè)無(wú)人機(jī)遙控及圖傳信號(hào)的采集、存儲(chǔ)、傳輸系統(tǒng)的運(yùn)行狀態(tài)進(jìn)行查詢；DDR3模塊控制DDR3存儲(chǔ)芯片實(shí)現(xiàn)對(duì)AD9361射頻采集板卡采集數(shù)據(jù)進(jìn)行緩存并且實(shí)現(xiàn)了采集數(shù)據(jù)的多通道異步防沖突讀寫功能；千兆網(wǎng)控制模塊對(duì)數(shù)據(jù)進(jìn)行跨時(shí)鐘處理并對(duì)傳輸數(shù)據(jù)進(jìn)行打包，通過(guò)采用UDP協(xié)議方式進(jìn)行數(shù)據(jù)的高速傳輸［10］。

圖1 系統(tǒng)總體設(shè)計(jì)框圖

2 模塊設(shè)計(jì)及FPGA實(shí)現(xiàn)

2.1 FPGA主控模塊

本系統(tǒng)FPGA采用XC7K325T芯片，芯片具有326 080個(gè)邏輯單元、50 950個(gè)查找表，滿足系統(tǒng)硬件設(shè)計(jì)要求。整個(gè)系統(tǒng)通過(guò)Vivado 2018.1軟件進(jìn)行系統(tǒng)級(jí)開(kāi)發(fā)并由邏輯分析儀進(jìn)行功能驗(yàn)證。

FPGA硬件程序采用自頂向下的設(shè)計(jì)架構(gòu)，對(duì)系統(tǒng)中的各個(gè)模塊進(jìn)行實(shí)時(shí)控制以及高速并行處理［11］。如圖2所示為系統(tǒng)的邏輯資源消耗圖，LUT消耗14%，F(xiàn)F消耗9%。DSP消耗2%，由此可知該FPGA芯片完全滿足設(shè)計(jì)要求，且剩有大量邏輯單元以及DSP，益于后期無(wú)人機(jī)檢測(cè)與識(shí)別算法在FPGA平臺(tái)上的研究及驗(yàn)證。

圖2 系統(tǒng)邏輯資源消耗圖

2.2 AD9361射頻板卡控制模塊

系統(tǒng)采集部分采用AD9361作為射頻采集芯片，該系統(tǒng)通過(guò)FPGA對(duì)AD9361進(jìn)行寄存器配置，完成信號(hào)的低噪聲放大、混頻、濾波、下變頻操作，實(shí)現(xiàn)整個(gè)零中頻接收機(jī)架構(gòu)［12］。

AD9361模塊分別對(duì)AD9361進(jìn)行寄存器配置以及對(duì)無(wú)人遙控及圖傳信號(hào)的采集。其中由于AD9361采集帶寬范圍最大為56 MHz，而常用的無(wú)人機(jī)遙控及圖傳信號(hào)存在于2.3 ～2.5 GHz、5.7 ～5.9 GHz頻段范圍內(nèi)，故本設(shè)計(jì)為了解決該問(wèn)題采用內(nèi)部ROM模塊循環(huán)加載的方式實(shí)現(xiàn)了快速掃頻采集操作。

如圖3所示，系統(tǒng)上電，初始化寄存器輪詢輸出，通過(guò)SPI時(shí)序完成寄存器配置，完成AD9361基本功能的初始化。協(xié)議解析通過(guò)協(xié)議解析模塊傳來(lái)的上位機(jī)命令進(jìn)行采集，掃頻范圍則通過(guò)該命令進(jìn)行選擇，命令一共分為3 種，一種是2.3 ～2.5 GHz、5.7 ～5.9 GHz雙頻段掃頻，另一種是2.3～2.5 GHz頻段掃頻，最后一種是5.7～5.9 GHz頻段掃頻。當(dāng)選擇好掃頻范圍過(guò)后，便對(duì)預(yù)先存有頻率寄存器的ROM模塊進(jìn)行輪詢輸出，通過(guò)SPI完成寄存器配置，待配置完成，返回協(xié)議解析狀態(tài)并等待命令。

數(shù)據(jù)采集部分按照AD9361時(shí)序通過(guò)LVDS轉(zhuǎn)單端的方式完成數(shù)據(jù)的采集處理，數(shù)據(jù)分為雙通道，每一通道分為IQ兩路。其中A／DC采樣率為640 MHz、差分時(shí)鐘DATA＿CLK＿P與DATA＿CLK＿N 為160 MHz。

2.3 DDR3 控制模塊

圖3 AD9361寄存器操作流程圖

圖4 DDR3控制模塊框圖

DDR3控制模塊主要是實(shí)現(xiàn)大規(guī)模數(shù)據(jù)的緩存，因MIG IP只能滿足物理層的數(shù)據(jù)傳輸，不適用于本設(shè)計(jì)的多通道數(shù)據(jù)緩存及異步讀寫?；诂F(xiàn)有的不足，設(shè)計(jì)了該模塊。模塊框圖如圖4所示，數(shù)據(jù)共有4通道輸入，通過(guò)FIFO進(jìn)行數(shù)據(jù)跨時(shí)鐘處理，F(xiàn)IFO數(shù)目根據(jù)輸入通道數(shù)進(jìn)行分配［13］。DDR3控制部分分為仲裁、地址控制、數(shù)據(jù)轉(zhuǎn)接、CMD控制，DDR3地址控制可對(duì)每一通道所使用的DDR3內(nèi)存容量進(jìn)行選擇性分配，數(shù)據(jù)轉(zhuǎn)接則是完成輸入、輸出數(shù)據(jù)與MIG IP的內(nèi)部傳輸［14］，CMD控制部分負(fù)責(zé)MIG IP的讀寫控制，DDR3仲裁則對(duì)整個(gè)控制部分進(jìn)行管控。輸出數(shù)據(jù)分為4通道并實(shí)現(xiàn)跨時(shí)鐘處理。

整個(gè)DDR3控制模塊實(shí)現(xiàn)了數(shù)據(jù)并行實(shí)時(shí)輸入、輸出，且各個(gè)通道皆具有跨時(shí)鐘處理功能，滿足了多通道異步防沖突實(shí)時(shí)讀寫要求。

2.4 千兆網(wǎng)控制模塊

千兆網(wǎng)模塊采用UDP協(xié)議實(shí)現(xiàn)數(shù)據(jù)的高速傳輸，該模塊主要由發(fā)送端、接收端、CRC校驗(yàn)、數(shù)據(jù)組包以及發(fā)送及接收狀態(tài)機(jī)構(gòu)成［16-17］。千兆網(wǎng)控制模塊圖如圖5所示。

圖5 千兆網(wǎng)控制模塊圖

數(shù)據(jù)組包模塊負(fù)責(zé)對(duì)輸入數(shù)據(jù)進(jìn)行逐個(gè)打包，每包有效數(shù)據(jù)長(zhǎng)度為1 280 Byte。千兆網(wǎng)控制部分負(fù)責(zé)對(duì)輸入、輸出數(shù)據(jù)進(jìn)行傳輸、接收和發(fā)送狀態(tài)機(jī)的控制，其中控制信號(hào)由DDR3內(nèi)存空、滿狀態(tài)確定。發(fā)送狀態(tài)機(jī)按照UDP協(xié)議方式通過(guò)接收組包數(shù)據(jù)及CRC校驗(yàn)數(shù)據(jù)進(jìn)行輪詢輸出。接收狀態(tài)機(jī)按照UDP協(xié)議逐個(gè)解析數(shù)據(jù)并存儲(chǔ)。

3 系統(tǒng)測(cè)試及分析

3.1 采集模塊測(cè)試與分析

本系統(tǒng)選用4Pro無(wú)人機(jī)進(jìn)行測(cè)試，通過(guò)使用Vivado在線邏輯分析儀對(duì)系統(tǒng)采集模塊數(shù)據(jù)進(jìn)行Debug［17］，并用Matlab 軟件進(jìn)行頻譜分析。

如圖6所示為實(shí)測(cè)數(shù)據(jù)頻譜圖，其中左側(cè)圈內(nèi)為無(wú)人機(jī)跳頻信號(hào)，每一跳頻信號(hào)帶寬大約1 MHz。右側(cè)箭頭為圖傳信號(hào)，頻率為2 441～2 451 MHz，帶寬為無(wú)人機(jī)所設(shè)置的圖傳帶寬10 MHz。

圖6 實(shí)測(cè)數(shù)據(jù)頻譜圖

通過(guò)FPGA內(nèi)部控制，AD9361掃頻采集中每一個(gè)頻點(diǎn)周期設(shè)置大約為0.55 ms，對(duì)于整個(gè)帶寬范圍為400 MHz的無(wú)線信號(hào)需要10個(gè)頻點(diǎn)，周期大約為5.5 ms。邏輯分析儀不便于直觀的對(duì)接收端進(jìn)行觀測(cè)，利用AD9361發(fā)射與接收皆是通過(guò)相同方式實(shí)現(xiàn)掃頻，即掃頻發(fā)射與掃頻接受，故通過(guò)對(duì)AD9361發(fā)射端進(jìn)行掃頻測(cè)試，亦可證明AD9361芯片本振頻率處于跳變狀態(tài)。通過(guò)范圍為2.3～2.9 GHz手持式頻譜儀對(duì)AD9361發(fā)射頻率進(jìn)行測(cè)試。發(fā)射端通過(guò)對(duì)AD9361寄存器設(shè)置5個(gè)頻點(diǎn)并且發(fā)射信號(hào)為單音信號(hào)，接收掃頻同樣設(shè)置為5個(gè)頻點(diǎn)，且以每一個(gè)頻點(diǎn)為中心頻點(diǎn)，即為零頻點(diǎn)，范圍為上下帶寬20 MHz。

如圖7所示，頻譜熱力圖中共有5個(gè)最高頻點(diǎn)，且5個(gè)頻點(diǎn)通過(guò)掃頻方式不斷變化。因此可證，接收端同樣以5個(gè)中心頻點(diǎn)不斷刷新，掃描帶寬為200 MHz，同理，上位機(jī)設(shè)置2.3 ～2.5 GHz、5.7 ～5.9 GHz，即可得出總掃頻范圍為400 MHz，因此證明該系統(tǒng)具有寬帶掃頻功能。

圖7 掃頻頻譜熱力圖

通過(guò)以上測(cè)試可知，本系統(tǒng)具有快速掃頻采集功能，掃頻總帶寬為400 MHz，周期為5.5 ms。滿足無(wú)人機(jī)慢速跳頻遙控信號(hào)以及定頻圖傳信號(hào)采集要求。

如圖8所示為系統(tǒng)采集實(shí)物圖。

圖8 系統(tǒng)采集實(shí)物圖

3.2 存儲(chǔ)模塊測(cè)試與分析

通過(guò)使用Vivado在線邏輯分析儀對(duì)系統(tǒng)存儲(chǔ)模塊進(jìn)行驗(yàn)證。

圖9（a）為DDR3控制模塊多通道輸入波形圖，該模塊共4通道輸入，其中當(dāng)每一個(gè)通道輸入有效信號(hào)置高，數(shù)據(jù)便輸入，如圖中ad＿0＿vld為第1路輸入信號(hào)，ad＿0＿data＿in為第1 路輸入數(shù)據(jù)，其他3 路依次類推。DDR3控制模塊多通道輸出波形如圖9（b）所示，該模塊共4通道輸出，其中當(dāng)每一個(gè)通道輸出有效信號(hào)置高，數(shù)據(jù)便輸出，如圖中rd＿0＿en代表第1路輸出信號(hào)，ad＿0＿data＿ou代表第1路輸出數(shù)據(jù)，其他3路同理。

圖9 DDR3控制模塊波形圖

3.3 傳輸模塊測(cè)試與分析

通過(guò)使用Vivado的邏輯分析儀對(duì)千兆網(wǎng)發(fā)送端內(nèi)部狀態(tài)機(jī)及控制信號(hào)進(jìn)行分析。通過(guò)Wireshark軟件對(duì)千兆網(wǎng)傳輸模塊進(jìn)行抓包分析，并測(cè)試千兆網(wǎng)傳輸速度。

如圖10所示為系統(tǒng)千兆以太網(wǎng)口控制部分波形圖，圖10（a）為接收數(shù)據(jù)波形圖，其中信號(hào)tx＿state為狀態(tài)機(jī)狀態(tài)信號(hào)，tx＿vld為組包信號(hào)共20個(gè)，每一個(gè)包含64 Byte數(shù)據(jù)，共1 280 Byte。圖10（b）、（c）為接收數(shù)據(jù)波形放大圖并附有相應(yīng)解釋與說(shuō)明。

如圖11所示為通過(guò)Wireshark軟件對(duì)系統(tǒng)千兆網(wǎng)部分進(jìn)行的抓包測(cè)試圖，其中抓取10 000個(gè)包耗時(shí)0.107 155 s，每包有效數(shù)據(jù)1 280 Byte，根據(jù)計(jì)算，可得本系統(tǒng)千兆網(wǎng)傳輸速度大約為911 Mb／s。

圖10 千兆網(wǎng)口控制部分波形圖

4 結(jié) 語(yǔ)

隨著民用無(wú)人機(jī)的普及，民用無(wú)人機(jī)“黑飛”現(xiàn)象也常有發(fā)生，對(duì)于無(wú)人機(jī)的檢測(cè)、識(shí)別、反制等需求日益上升。本文基于無(wú)人機(jī)無(wú)源探測(cè)方式，設(shè)計(jì)了一套無(wú)人機(jī)圖傳及遙控信的采集、存儲(chǔ)、傳輸系統(tǒng)。

該系統(tǒng)具有3大功能，分別為采集、存儲(chǔ)、傳輸功能。采集功能針對(duì)AD9361帶寬范圍對(duì)設(shè)計(jì)需求的不足，而采用FPGA對(duì)AD9361進(jìn)行控制實(shí)現(xiàn)快速掃頻采集功能，可滿足對(duì)2.3 ～2.5 GHz、5.7 ～5.9 GHz的無(wú)線電信號(hào)采集。存儲(chǔ)功能基于MIG IP無(wú)法滿足設(shè)計(jì)需求，而設(shè)計(jì)的基于DDR3多通道異步防沖突讀寫存儲(chǔ)模塊，該存儲(chǔ)模塊完成了系統(tǒng)對(duì)多通道數(shù)據(jù)同時(shí)傳輸、存儲(chǔ)的需求。傳輸功能因系統(tǒng)對(duì)傳輸速度的需求，故采用UDP協(xié)議實(shí)現(xiàn)千兆網(wǎng)傳輸，通過(guò)測(cè)試驗(yàn)證可知，速度可達(dá)911 Mb／s。通過(guò)實(shí)際測(cè)試，可以證明該系統(tǒng)可實(shí)現(xiàn)對(duì)無(wú)人機(jī)遙控及圖傳信號(hào)的快速掃頻采集、對(duì)DDR3存儲(chǔ)器的多通道防沖突異步讀寫、對(duì)采集數(shù)據(jù)的千兆網(wǎng)高速傳輸，為下一步無(wú)人機(jī)檢測(cè)與識(shí)別算法研究提供了高效穩(wěn)定的硬件系統(tǒng)［18］。