一種26～28 Gb/s高能效低抖動(dòng)Bang-bang CDR設(shè)計(jì)

蔣姝潔，林福江

(中國科學(xué)技術(shù)大學(xué) 微電子學(xué)院，安徽 合肥 230026)

0 引言

隨著萬物互連時(shí)代的到來，收發(fā)系統(tǒng)需要處理的數(shù)據(jù)流量信息的數(shù)量和速度迅速增長，100千兆以太網(wǎng)系統(tǒng)(100 GbE)正在逐漸取代10千兆以太網(wǎng)系統(tǒng)以滿足數(shù)據(jù)流量增長的需要。一個(gè)典型的100千兆以太網(wǎng)系統(tǒng)需要4個(gè)25 Gb/s的鏈路[1]，本文設(shè)計(jì)了一款26～28 Gb/s的CDR以滿足100 GbE的數(shù)據(jù)中心需求。

高速串行通信芯片間集成了上百條線，高能效[2]低抖動(dòng)的時(shí)鐘數(shù)據(jù)恢復(fù)電路是串行接口速率提升的主要瓶頸。CDR設(shè)計(jì)的難點(diǎn)主要在以下兩個(gè)方面：一是設(shè)計(jì)采用先進(jìn)的40 nm CMOS工藝，該工藝的電源電壓只有1 V，電路實(shí)現(xiàn)可用的電壓擺幅比較小；與此同時(shí)，工藝角變化對(duì)器件有較大影響，設(shè)計(jì)需要覆蓋寬的調(diào)諧范圍。二是時(shí)鐘產(chǎn)生電路需要驅(qū)動(dòng)較大的鑒相器負(fù)載以在高數(shù)據(jù)速率下實(shí)現(xiàn)對(duì)時(shí)鐘和數(shù)據(jù)的正確恢復(fù)。其緩沖電路的功耗是CDR功耗的重要來源之一。

1 CDR系統(tǒng)級(jí)分析與設(shè)計(jì)

1.1 電路整體設(shè)計(jì)

本文基于短距離高速數(shù)據(jù)通信應(yīng)用背景，采用了基于相位跟蹤反饋結(jié)構(gòu)的基于鎖相環(huán)的全速率Bang-bang CDR結(jié)構(gòu)，電路基本結(jié)構(gòu)如圖1所示。該CDR環(huán)路主要由改進(jìn)鎖存器結(jié)構(gòu)的全速率Bang-bang鑒相器(BBPD)電路、異或門電壓電流轉(zhuǎn)換電路(XOR_VI)、低通濾波(LPF)電路以及由電感電容壓控振蕩器(LC-VCO)電路和時(shí)鐘緩沖電路構(gòu)成的時(shí)鐘產(chǎn)生電路4個(gè)模塊組成。

圖1 全速率時(shí)鐘數(shù)據(jù)恢復(fù)電路

BBPD將時(shí)鐘產(chǎn)生電路產(chǎn)生的時(shí)鐘信號(hào)和輸入數(shù)據(jù)的信號(hào)相位進(jìn)行比較，輸出相位誤差信號(hào)通過V-I電路產(chǎn)生電流信號(hào)對(duì)LPF充放電，與LC-VCO的調(diào)諧控制端相連，改變LC-VCO的頻率，實(shí)現(xiàn)相位鎖定，同時(shí)用提取出的時(shí)鐘信號(hào)對(duì)輸入數(shù)據(jù)重定時(shí)，保障時(shí)鐘信號(hào)可以在輸入數(shù)據(jù)眼圖的中點(diǎn)實(shí)現(xiàn)最佳采樣。

1.2 環(huán)路系統(tǒng)級(jí)分析

CDR環(huán)路帶寬可以表示為ω-3 dB≈2ζωn，其中：

(1)

(2)

(3)

抖動(dòng)代表了時(shí)鐘和數(shù)據(jù)偏離過零點(diǎn)的情況，是衡量CDR性能的一個(gè)重要參數(shù)。當(dāng)輸入數(shù)據(jù)不包含抖動(dòng)的時(shí)候，CDR電路本身會(huì)產(chǎn)生抖動(dòng)，抖動(dòng)部分來自于LC-VCO的相位噪聲及其控制電壓上的紋波。這一紋波與壓控振蕩器的增益KVCO有關(guān)。當(dāng)輸入數(shù)據(jù)包含抖動(dòng)，抖動(dòng)容限則體現(xiàn)了CDR環(huán)路在不增加誤碼率的前提下能夠容忍的最大輸入抖動(dòng)。根據(jù)文獻(xiàn)[3]中Bang-bang CDR抖動(dòng)模型的分析，最大抖動(dòng)容限可以表示為：

(4)

其中，a=-0.5KVCOIP/CP，b=-KVCORPIP，ωP=1/TP，TP表示采樣數(shù)據(jù)周期。

可以看到在CDR環(huán)路中有一個(gè)比較大的設(shè)計(jì)權(quán)衡：環(huán)路本身的抖動(dòng)性能會(huì)隨環(huán)路帶寬的減小獲得改善，但這意味著環(huán)路對(duì)輸入數(shù)據(jù)中包含的抖動(dòng)的處理能力也會(huì)相對(duì)變?nèi)?，尤其在面?duì)高頻輸入抖動(dòng)的時(shí)候。綜合以上考量，經(jīng)過仿真驗(yàn)證，本設(shè)計(jì)的環(huán)路帶寬選擇為11.3 MHz，IP=1 mA，RP=100 Ω，KVCO=708 MHz/V。

2 CDR環(huán)路模塊設(shè)計(jì)

2.1 Bang-bang鑒相器設(shè)計(jì)

相比于非線性鑒相器電路，傳統(tǒng)線性鑒相器電路量化噪聲較小，恢復(fù)出的數(shù)據(jù)的抖動(dòng)性能較好。然而隨著CDR速度的提升，傳統(tǒng)線性鑒相器會(huì)進(jìn)入亞穩(wěn)態(tài)，受帶寬的限制，形成鑒相盲區(qū)等問題。在高數(shù)據(jù)速率通信應(yīng)用背景下，本文采用輸出不隨輸入數(shù)據(jù)和恢復(fù)出的時(shí)鐘的相位差的大小變化，并且可以產(chǎn)生大且穩(wěn)定輸出的Bang-bang鑒相器。圖2所示的亞歷山大(Alexander)鑒相器結(jié)構(gòu)是廣泛采用的一種Bang-bang鑒相器結(jié)構(gòu)。

該結(jié)構(gòu)由4個(gè)D觸發(fā)器(DFF)構(gòu)成，其中每個(gè)DFF由兩個(gè)反相偏置的偽差分電流模邏輯(CML)鎖存器(latch)級(jí)聯(lián)構(gòu)成，由于在40 nm工藝下電源電壓比較低為0.9 ～ 1 V，偽差分CML電路相比CML電路可以改善輸出擺幅和電源低壓之間的折中。其電路結(jié)構(gòu)如圖3所示。在觸發(fā)器的輸出路徑上引入源極跟隨器調(diào)整觸發(fā)器輸出的共模點(diǎn)。

圖2 Alexander鑒相器

為了進(jìn)一步優(yōu)化時(shí)鐘負(fù)載路徑和鑒相器功耗以及采樣輸出的邏輯電平，通過對(duì)Bang-bang鑒相器工作狀態(tài)的分析，本設(shè)計(jì)采用優(yōu)化的由7個(gè)鎖存器構(gòu)成的BBPD結(jié)構(gòu)，如圖4所示。

圖5分別表示了7-latch BBPD當(dāng)時(shí)鐘信號(hào)超前和滯后數(shù)據(jù)信號(hào)時(shí)相位比較的結(jié)果。相比亞歷山大鑒相器，在不影響輸出電平的情況下，優(yōu)化了一個(gè)鎖存器負(fù)載。

1.豬流行性腹瀉（PED）。主要發(fā)生于冬末春秋的寒冷季節(jié)，以11月份至次年3月間多發(fā)，各年齡的豬均易感染，1～5日齡內(nèi)仔豬感染率最高，癥狀嚴(yán)重，病死率也最高。病豬體溫正?；蛏晕⑸撸癯劣?，食欲降低，日齡較大的豬癥狀較輕，日齡較小的豬癥狀較重。仔豬病初常嘔吐，排灰色或黃色粥樣或水樣稀便，惡臭。剖檢病死豬可見小腸腸管脹滿，充滿黃色內(nèi)容物，腸壁變薄，腸系膜呈樹枝狀充血，腸系膜淋巴結(jié)水腫。

圖3 偽差分CML DFF

圖4 7-latch BBPD

圖5 改進(jìn)Bang-bang鑒相器工作示意圖

傳統(tǒng)的基于偽差分CML的鎖存器結(jié)構(gòu)如圖6 (a)所示。在采樣和鎖存階段共用電阻負(fù)載，采樣階段差分對(duì)需要對(duì)輸入數(shù)據(jù)放大直到達(dá)到鎖存階段可以實(shí)現(xiàn)正確鎖存功能的最小電壓，采樣階段的時(shí)間常數(shù)可以表示為τP=RLCL。鎖存階段需要將這一最小電壓放大至CML電路的滿擺幅電壓ISSRL，鎖存階段的時(shí)間常數(shù)可以表示為τR=RLCL/(gmRL-1)。在負(fù)載電阻的選擇上，負(fù)載電阻過大，τP增加，輸入電壓放大和放電的速度都會(huì)減慢，不利于高速數(shù)據(jù)采樣；負(fù)載電阻過小則會(huì)降低直流放大增益和電源效率。本設(shè)計(jì)采用改進(jìn)的鎖存器結(jié)構(gòu)如圖6 (b) 所示。

圖6 本設(shè)計(jì)采用的鎖存器結(jié)構(gòu)

該結(jié)構(gòu)在差分輸出之間引入一個(gè)PMOS開關(guān)M7[4]，可以適度降低有效負(fù)載電阻，不至于在預(yù)充電的過程中電阻過小，M7的引入在不影響τR的情況下，減小了τP。這使得改進(jìn)結(jié)構(gòu)可以快速建立正確輸出，防止在高數(shù)據(jù)速率下磁滯效應(yīng)對(duì)數(shù)據(jù)恢復(fù)的影響。

改進(jìn)結(jié)構(gòu)的缺點(diǎn)是從PMOS開關(guān)控制端到輸出的時(shí)鐘饋通，與此同時(shí)，也會(huì)引入額外的時(shí)鐘負(fù)載，因此改進(jìn)CML結(jié)構(gòu)只應(yīng)用在圖4所示的與輸入數(shù)據(jù)直接相連的鎖存器鏈的第一級(jí)。最終采用改進(jìn)鎖存器結(jié)構(gòu)的BBPD電路在相同的輸入信號(hào)條件下采樣相同的數(shù)據(jù)速率，功耗減少了9%。

2.2 異或門和電壓電流轉(zhuǎn)換電路設(shè)計(jì)

異或門將鑒相器采樣得到的高速信號(hào)進(jìn)行比較，實(shí)現(xiàn)輸入數(shù)據(jù)和時(shí)鐘相位比較的功能。設(shè)計(jì)采用如圖7 (a) 所示的CML異或門結(jié)構(gòu)，該結(jié)構(gòu)對(duì)稱性好，在高數(shù)據(jù)速率下引入較小的靜態(tài)相位失調(diào)。通過式(5)可知，異或門的結(jié)果通過輸出電流IL產(chǎn)生。

(5)

出于電壓擺幅的考慮，設(shè)計(jì)采用圖7(b)所示的偽差分電壓電流轉(zhuǎn)換電路，二極管連接的MP1管作為負(fù)載與V-I電路構(gòu)成電流鏡，彌補(bǔ)了偽差分V-I電路電流不能精確控制的缺點(diǎn)，通過電流傳輸?shù)姆绞教岣吡水惢蜷T和電壓電流轉(zhuǎn)換電路整體的工作速度[5]。

圖7 異或門和電壓電流轉(zhuǎn)換電路

2.3 協(xié)同調(diào)諧時(shí)鐘產(chǎn)生模塊設(shè)計(jì)

在輸入數(shù)據(jù)無抖動(dòng)的情況下，CDR主要的抖動(dòng)產(chǎn)生來自于時(shí)鐘產(chǎn)生電路。因此環(huán)路對(duì)VCO的相位噪聲有較高要求，結(jié)合高數(shù)據(jù)速率的要求，本文采用相位噪聲性能相對(duì)較優(yōu)的LC-VCO。電路結(jié)構(gòu)如圖8所示。

圖8 LC-VCO結(jié)構(gòu)

設(shè)計(jì)采用NMOS互補(bǔ)交叉耦合、PMOS頂部電流偏置的LC-VCO結(jié)構(gòu)，為覆蓋工藝角和溫度(PVT)變化需求，設(shè)計(jì)采用4 bit開關(guān)電容陣列粗調(diào)和變?nèi)莨芗?xì)調(diào)相結(jié)合的調(diào)諧方式在不惡化相位噪聲的條件下覆蓋較寬的調(diào)諧范圍。其中，變?nèi)莨芊至⑵玫姆绞娇梢愿纳普{(diào)諧曲線的線性度，增加有效調(diào)諧范圍，減小AM-PM噪聲轉(zhuǎn)換，提升相位噪聲性能，從而改善CDR環(huán)路的抖動(dòng)性能。本文設(shè)計(jì)的LC-VCO的相位噪聲性能如圖9所示，在1 MHz頻偏下的相位噪聲為-104.08 dBc/Hz。

圖9 VCO相位噪聲

時(shí)鐘緩沖電路需要提供足夠的驅(qū)動(dòng)以保證Bang-bang鑒相器正確實(shí)現(xiàn)時(shí)鐘和數(shù)據(jù)的恢復(fù)。經(jīng)過后仿真，本設(shè)計(jì)至少需要驅(qū)動(dòng)50 fF的電容，若采用傳統(tǒng)電阻負(fù)載CML緩沖電路，該緩沖電路的帶寬至少要達(dá)到26 GHz，為滿足高速工作的需求，該負(fù)載電阻取值較小，在輸出擺幅一定的情況下，需要較大的電流以實(shí)現(xiàn)緩沖電路對(duì)大的非線性鑒相器負(fù)載的驅(qū)動(dòng)能力；通過緩沖器鏈將總的傳輸延時(shí)均分到每一級(jí)CML電路以獲得最小的延時(shí)，達(dá)到拓展帶寬的目的[6]。此過程功耗較大。

圖10 電感峰化帶寬拓展功能

在高速大負(fù)載要求下，為進(jìn)一步降低功耗，本文創(chuàng)造性地采用壓控振蕩器和壓控振蕩器緩沖電路協(xié)同調(diào)諧的電路結(jié)構(gòu)，在差分時(shí)鐘緩沖電路中引入和壓控振蕩器相同的電容調(diào)諧陣列進(jìn)行協(xié)同調(diào)諧。該緩沖電路結(jié)構(gòu)及其幅頻特性曲線如圖11所示。通過協(xié)同調(diào)諧，緩沖電路在25～30 GHz的頻率范圍內(nèi)提供了相對(duì)穩(wěn)定的增益，保證緩沖電路對(duì)下級(jí)電路的驅(qū)動(dòng)。在低電源電壓的CML設(shè)計(jì)中，緩沖電路在較大的負(fù)載下很難同時(shí)兼顧輸出擺幅、環(huán)路帶寬以及數(shù)據(jù)速率的影響。根據(jù)設(shè)計(jì)指標(biāo)要求，緩沖電路僅需要在特定頻段實(shí)現(xiàn)所需增益而不必在整個(gè)帶寬內(nèi)均保持較大的增益特性。電感負(fù)載的CML電路可以滿足上述需求，但是會(huì)面對(duì)單獨(dú)電感負(fù)載隨負(fù)載電容變化比較敏感的問題。協(xié)同調(diào)諧結(jié)構(gòu)的電容陣列緩解了上述問題，使得緩沖電路有一定的頻率變化范圍，可以較好地跟蹤VCO輸出的時(shí)鐘信號(hào)的變化，改善電感負(fù)載CML電路隨電容變化敏感的同時(shí)弱化了大的電阻電容負(fù)載對(duì)帶寬和緩沖電路增益的限制，充分利用了電感峰化特性在不額外增加較大功耗的情況下為下級(jí)鑒相器電路提供足夠的驅(qū)動(dòng)。

圖11 時(shí)鐘緩沖電路結(jié)構(gòu)及其幅頻特性

經(jīng)過仿真，該緩沖電路消耗電流小于3.5 mA，功耗減小56%以上。

3 仿真結(jié)果

本設(shè)計(jì)基于TSMC 40 nm CMOS工藝，面積大約為0.4 mm×0.43 mm。采用Cadence Spectre對(duì)電路進(jìn)行后仿真。CDR電路輸入包含抖動(dòng)的231-1 28 Gb/s的PRBS數(shù)據(jù)信號(hào)，通過圖12可以看出，CDR可以從抖動(dòng)較差的輸入數(shù)據(jù)中恢復(fù)出眼圖清晰的數(shù)據(jù)信號(hào)，可以有效抑制92.2%以上的抖動(dòng)。疊加10 000個(gè)周期恢復(fù)出的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的眼圖如圖13所示，恢復(fù)出的時(shí)鐘信號(hào)的峰峰抖動(dòng)為1.66 ps，恢復(fù)出的數(shù)據(jù)信號(hào)的峰峰抖動(dòng)為1.81 ps。

圖12 CDR從近乎閉合的輸入數(shù)據(jù)眼圖中恢復(fù)出眼圖清晰的數(shù)據(jù)信號(hào)

圖13 CDR后仿真結(jié)果

在注入4 MHz正弦抖動(dòng)的情況下，抖動(dòng)容限小于0.75 UIpp。在1 V電源電壓下，CDR電路的功耗小于38.5 mW，能效可以達(dá)到1.375 mW/Gb/s。CDR電路設(shè)計(jì)指標(biāo)與近年來的參考文獻(xiàn)對(duì)比如表1所示。

表1 CDR性能對(duì)比

4 結(jié)論

本文基于TSMC 40 nm CMOS工藝，設(shè)計(jì)了一個(gè)覆蓋26～28 Gb/s的高能效低抖動(dòng)時(shí)鐘數(shù)據(jù)恢復(fù)電路，通過仿真結(jié)果可以看出，本設(shè)計(jì)采用的改進(jìn)結(jié)構(gòu)鎖存器的BBPD和協(xié)同調(diào)諧的時(shí)鐘產(chǎn)生電路，在相對(duì)較低的功耗下恢復(fù)出了低抖動(dòng)的時(shí)鐘和數(shù)據(jù)信號(hào)。