基于ATE的FPGA軟件自動(dòng)化測(cè)試技術(shù)探析

韓曉晶 李昂 孟琪

摘? ?要：FPGA軟件內(nèi)部豐富資源深受研發(fā)工程師青睞，發(fā)展速度較快。因此，本文以FPGA軟件開(kāi)發(fā)必要性為入手點(diǎn)，從提高軟件測(cè)試精度、縮短系統(tǒng)仿真耗時(shí)、提高軟件測(cè)試效率等方面，闡述了FPGA軟件開(kāi)發(fā)必要性。并結(jié)合ATE概念，從可編程邏輯框架、可編程邏輯輸入輸出單元、內(nèi)部互聯(lián)線(xiàn)等方面，對(duì)基于ATE的FPGA軟件自動(dòng)化測(cè)試技術(shù)開(kāi)發(fā)進(jìn)行了簡(jiǎn)單的分析，以期為FPGA軟件內(nèi)部資源充分、有效應(yīng)用提供一定借鑒。

關(guān)鍵詞：ATE? FPGA軟件? 自動(dòng)化測(cè)試技術(shù)

中圖分類(lèi)號(hào)：TN407? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文獻(xiàn)標(biāo)識(shí)碼：A? ? ? ? ? ? ? ? ? ? ? ?文章編號(hào)：1674-098X（2020）01（b）-0131-02

1? ATE概述

ATE又可稱(chēng)之為Automatic Test Equipment。其主要指根據(jù)客戶(hù)測(cè)試要求、參考方案、圖紙，采用PC基于VB（基于對(duì)象的程序設(shè)計(jì)語(yǔ)言）、PLC（可編程邏輯控制器）、MCU（微控制單元）開(kāi)發(fā)平臺(tái)，利用JTAG/Boundary（邊界掃描測(cè)試）等技術(shù)，進(jìn)行不同類(lèi)型自動(dòng)化測(cè)試設(shè)備的設(shè)計(jì)[1]。

2? 基于ATE的FPGA軟件自動(dòng)化測(cè)試技術(shù)開(kāi)發(fā)必要性

2.1 提高FPGA軟件測(cè)試精度的需要

由于虛擬路徑的存在，F(xiàn)PGA軟件現(xiàn)有靜態(tài)分析模式無(wú)法保證時(shí)序驗(yàn)證效率，也無(wú)法確定關(guān)鍵路徑。而通過(guò)基于ATE的FPGA軟件設(shè)計(jì)，可以有效提高FPGA軟件測(cè)試精確度，實(shí)現(xiàn)被測(cè)件實(shí)際工況的有效模擬。

2.2 縮短系統(tǒng)仿真耗時(shí)的需要

現(xiàn)有FPGA軟件測(cè)試系統(tǒng)無(wú)法實(shí)現(xiàn)完全自動(dòng)化，且具有耗時(shí)長(zhǎng)、投資大特點(diǎn)，穩(wěn)定性較差。而基于ATE的FPGA軟件自動(dòng)化測(cè)試技術(shù)開(kāi)發(fā)，可以有效提高測(cè)試環(huán)境平臺(tái)可移植性，豐富配置項(xiàng)，縮短大邏輯量系統(tǒng)仿真耗時(shí)[2]。

2.3 提高FPGA軟件測(cè)試效率的需要

由于傳統(tǒng)FPGA軟件為內(nèi)嵌邏輯分析儀，存在速度較低、數(shù)據(jù)量深度不足特點(diǎn)。而利用高性能ATE，可以實(shí)現(xiàn)GHz（吉赫）測(cè)試速率，同時(shí)開(kāi)放2048個(gè)測(cè)試通道，充分滿(mǎn)足高速測(cè)試需求。

3? 基于ATE的FPGA軟件自動(dòng)化測(cè)試技術(shù)開(kāi)發(fā)方案

3.1 基于ATE的FPGA軟件自動(dòng)化測(cè)試結(jié)構(gòu)

為滿(mǎn)足不同型號(hào)FPGA軟件測(cè)試需求，可制造不同型號(hào)硬件電路板。在電路板上設(shè)置測(cè)試所需FPGA芯片及其他配置芯片、配置電路。同時(shí)為了保證信號(hào)傳輸速度，可以在PCB（印制電路板）設(shè)計(jì)階段，以FPGA等長(zhǎng)布線(xiàn)為重點(diǎn)，進(jìn)行布線(xiàn)作業(yè);而在差分對(duì)信號(hào)時(shí)，則可以依據(jù)等長(zhǎng)差分布線(xiàn)方式，最大程度縮短差分信號(hào)兩差分線(xiàn)間距離。結(jié)合高速信號(hào)等長(zhǎng)布線(xiàn)處理，可以避免高速信號(hào)傳輸期間干擾其他走線(xiàn)及時(shí)間偏移問(wèn)題出現(xiàn)。在布線(xiàn)完畢后，可以在ATE的PB（協(xié)議轉(zhuǎn)換網(wǎng)關(guān)）上，進(jìn)行硬件電路安裝。通過(guò)PB、DUT（被測(cè)器件）間接觸的每一管腳唯一號(hào)碼標(biāo)識(shí)的設(shè)置，可以保證每一管腳均具有與ATE連接的I/O（輸入/輸出）信號(hào)傳輸通道。

基于ATE的FPGA軟件框架主要包括引腳陣列、APB總線(xiàn)（外圍總線(xiàn)）、被測(cè)FPGA板、下載電路等幾個(gè)模塊。而其軟件部分則主要包括仿真波形、TDL文件、測(cè)試圖形、測(cè)試結(jié)果等幾個(gè)模塊[3]。具體框架設(shè)計(jì)過(guò)程主要為：進(jìn)行FPGA芯片配置，并在PB上進(jìn)行DUT安裝;利用Xilinx（賽靈思）的ISE軟件，對(duì)FPGA進(jìn)行配置并編寫(xiě)Testbench（驗(yàn)證的手段），開(kāi)展被測(cè)代碼仿真分析;在獲得帶有輸入輸出波形的.vcd格式文件之后，利用波形轉(zhuǎn)換工具，將文件格式轉(zhuǎn)換為可導(dǎo)入ATE的.asc文件格式。隨后利用trans66，將文件格式再次轉(zhuǎn)換，以便ATE可順利識(shí)別pattern波形的.lpa文件;執(zhí)行ATE命令，啟動(dòng)FPGA軟件操作界面，導(dǎo)入TDL程序，按順序執(zhí)行測(cè)試任務(wù)。

3.2 基于ATE的FPGA軟件自動(dòng)化測(cè)試流程

首先，在FPGA芯片專(zhuān)用PROM中，進(jìn)行被測(cè)代碼下載，以避免斷開(kāi)電源后FPGA內(nèi)部代碼完整。同時(shí)在ATE的PB中進(jìn)行DUT安裝。其中DUT又可稱(chēng)之為Device Under Test，為被測(cè)器件，具有輸入、輸出狀態(tài)表征。

其次，將獲得的測(cè)試圖形文件、測(cè)試程序?qū)胫罙TE內(nèi)，在保證調(diào)試成功后執(zhí)行連接性測(cè)試。同時(shí)考慮到對(duì)于FPGA軟件自動(dòng)化測(cè)試系統(tǒng)而言，O/I作為輸入驅(qū)動(dòng)信號(hào)，L/H/X為輸出判斷信號(hào)。FPGA軟件配置矢量作用管腳除INIT-FLAG等信號(hào)外，其余均為輸入信號(hào)，無(wú)雙向輸入、輸出管腳。此時(shí)，可以?xún)H考慮O/I組合，無(wú)需將輸入、輸出信號(hào)組合，以充分滿(mǎn)足FPGA軟件自動(dòng)化測(cè)試系統(tǒng)信號(hào)限制要求。

最后，在連接性測(cè)試完成后，執(zhí)行功能測(cè)試項(xiàng)目。整個(gè)過(guò)程均依據(jù)TDL程序內(nèi)設(shè)定完畢的函數(shù)順序依次執(zhí)行，在全部測(cè)試項(xiàng)目均顯示為“pass”（通過(guò)）時(shí)，方可允許測(cè)試通過(guò)。

3.3 基于ATE的FPGA軟件自動(dòng)化測(cè)試驗(yàn)證

本次研究的FPGA器件主要采用BGA1148封裝，在除去地管腳、電源之后共具有660個(gè)IO管腳，M0/M1/M2、INIT-FLAG、CFG-DONE均可作為配置控制狀態(tài)觀察管腳。隨后選定配置模式為Slave Select MAP32，采用某公司生產(chǎn)的V95000自動(dòng)化測(cè)試系統(tǒng)為開(kāi)發(fā)平臺(tái)，將配置使用的43個(gè)管腳中的34個(gè)管腳作為配置數(shù)據(jù)輸入，測(cè)試配置文件通過(guò)這43個(gè)配置管腳下載至FPGA芯片專(zhuān)用PROM（可編程只讀存儲(chǔ)器）。其余信號(hào)則在配置期間處于浮空狀態(tài)，最終得出基于ATE的FPGA軟件自動(dòng)化測(cè)試不同方式下儲(chǔ)存資源使用情況如表1所示。

由表1可知，在load完測(cè)試pattern后，R17配置管腳自身具有一定的儲(chǔ)存空間，通過(guò)基于ATE的FPGA軟件自動(dòng)化測(cè)試設(shè)計(jì)，可以在壓縮向量存儲(chǔ)深度需求的基礎(chǔ)上，減少FPGA軟件自動(dòng)化測(cè)試系統(tǒng)存儲(chǔ)深度License（批準(zhǔn)）需求。此時(shí)，僅需利用2個(gè)程序?qū)⒍鄠€(gè)配置向量自動(dòng)加載測(cè)試完成。并在操作界面上直接顯示測(cè)試結(jié)果，pass或fail（失敗），有效模擬被測(cè)軟件實(shí)際運(yùn)行情況。在保證被測(cè)軟件實(shí)際測(cè)試精確度的同時(shí)，也可以提高測(cè)試效率。

4? 結(jié)語(yǔ)

在FPGA軟件自動(dòng)測(cè)試環(huán)境中充分利用ATE多通道同時(shí)開(kāi)放，分辨率高、仿真環(huán)境及協(xié)議感知環(huán)境優(yōu)勢(shì)，促使多功能模塊在一個(gè)硬件平臺(tái)上集成，提高FPGA軟件自動(dòng)化測(cè)試精度、速度及功能豐富性。

參考文獻(xiàn)

[1] 王華.基于ATE的FPGA測(cè)試技術(shù)研究和應(yīng)用[J].電子與封裝，2018，18（7）：14-17.

[2] 趙樺，章慧彬.基于ATE的FPGA配置文件生成方法[J].電子與封裝，2015（7）：10-13.

[3] 焦亞濤，顧穎，石雪梅.基于ATE的FPGA器件測(cè)試方案研究[J].計(jì)算機(jī)與數(shù)字工程，2015（1）：80-82.