一種衛(wèi)星導(dǎo)航抗干擾處理器低功耗設(shè)計(jì)方法

潘未莊,王璐,夏效禹

(廣州海格通信集團(tuán)股份有限公司,廣東 廣州 510663)

0 引 言

全球衛(wèi)星導(dǎo)航系統(tǒng)(GNSS)在軍民用等領(lǐng)域已經(jīng)得到廣泛的發(fā)展,但GNSS信號(hào)功率非常小,極易被干擾,而且現(xiàn)在的電磁環(huán)境比以前惡劣很多,民用GNSS設(shè)備面臨帶內(nèi)無(wú)意和惡意干擾的威脅,沒(méi)有防護(hù)的軍用GNSS設(shè)備在電磁對(duì)抗戰(zhàn)場(chǎng)環(huán)境中根本無(wú)法使用. 帶外干擾可以簡(jiǎn)單地用前端模擬濾波器濾除,但帶內(nèi)的強(qiáng)干擾必須采用陣列信號(hào)處理架構(gòu)才能抑制,最近十多年來(lái),源于雷達(dá)相控陣技術(shù)結(jié)合天線陣列信號(hào)自適應(yīng)算法被廣泛地應(yīng)用在衛(wèi)星導(dǎo)航抗干擾天線中,帶有抗干擾天線的GNSS設(shè)備能在各種壓制式干擾下正常工作,采用射頻前端高性能大動(dòng)態(tài)器件和多通道并行處理技術(shù),自適應(yīng)算法結(jié)合波束指向進(jìn)一步增強(qiáng)了抗干擾性能,但也增加了設(shè)備功耗.

目前國(guó)內(nèi)外對(duì)導(dǎo)航抗干擾處理器的低功耗研究主要分為兩類,一類是隨著芯片工藝進(jìn)步,借鑒GNSS接收機(jī)軟硬件優(yōu)化降低功耗[1],另外一類是直接研制專用芯片大幅度降低功耗[2],但專用芯片設(shè)計(jì)難度高,周期長(zhǎng),成本高. 導(dǎo)航抗干擾處理器的一個(gè)主流設(shè)計(jì)是采用FPGA芯片,因此有研究從優(yōu)化FPGA軟硬件方面進(jìn)行低功耗設(shè)計(jì)[3],綜合采用多種改進(jìn)可以降低一部分靜態(tài)功耗和動(dòng)態(tài)功耗[4]. 本文分析了GNSS智能天線的抗干擾處理器功耗來(lái)源,在不改動(dòng)、不增加硬件的條件下,通過(guò)改進(jìn)軟件架構(gòu)進(jìn)一步降低功耗,最后利用實(shí)驗(yàn)驗(yàn)證了該方法的有效性.

1 主流抗干擾天線架構(gòu)

目前主流的抗干擾天線架構(gòu)是通過(guò)陣列天線,同時(shí)輸出多路信號(hào),然后通過(guò)射頻前端變頻到中頻,以便數(shù)字基帶處理能夠處理. 模數(shù)轉(zhuǎn)換器(ADC)完成模擬中頻到數(shù)字中頻的轉(zhuǎn)換,數(shù)字基帶處理一般有數(shù)字信號(hào)處理器(DSP)或者中央處理器(CPU)配合現(xiàn)場(chǎng)可編程門陣列(FPGA)或者專用集成電路(ASIC)完成抗干擾處理,形成一路信號(hào)直接輸出到新式的GNSS數(shù)字接收機(jī),或者經(jīng)過(guò)上變頻到模擬射頻后,連接到傳統(tǒng)GNSS接收機(jī)的射頻輸入接口,替換掉普通天線讓傳統(tǒng)接收機(jī)也具備抗干擾功能[5]. 主流抗干擾天線的架構(gòu)如圖1所示.

圖1 主流四陣元抗干擾天線組成示意圖

2 抗干擾天線的功耗來(lái)源分析

2.1 模擬信號(hào)處理鏈路

如圖1所示,如果僅考察單路模擬信號(hào)鏈路組成,抗干擾天線與普通天線相差不大. 但從數(shù)量上看,抗干擾天線比普通天線增加了N-1路射頻下變頻通道和ADC通道,N為天線陣元數(shù),一般是4～16甚至更多. 如果需要將抗干擾處理后的信號(hào)再變頻回射頻,則還需要1路數(shù)模轉(zhuǎn)換器(DAC)和1路射頻上變頻通道;通道數(shù)量的急劇增多導(dǎo)致元器件的數(shù)量呈幾何級(jí)數(shù)增加,硬件設(shè)計(jì)也比單通道接收機(jī)要復(fù)雜很多,因此總體功耗會(huì)明顯增加.

2.2 抗干擾處理器功耗

抗干擾處理器通常由ADC、DAC、DSP/CPU、FPGA或者專用的抗干擾ASIC等組成,完成模數(shù)轉(zhuǎn)換、通道誤差校正、均衡、干擾檢測(cè)和估計(jì)、干擾抑制、波束指向、數(shù)模轉(zhuǎn)換等功能. 為有效抑制干擾,抗干擾處理器均采用12～16 bit的并行高速ADC,采樣時(shí)鐘達(dá)到幾十甚至是上百M(fèi)Hz. 雖然大部分抗干擾處理器架構(gòu)對(duì)中頻信號(hào)采用帶通采樣,進(jìn)一步降低采樣時(shí)鐘,但由于導(dǎo)航信號(hào)帶寬較寬,根據(jù)帶通采樣定理采樣率Fs至少是信號(hào)帶寬B的2倍才能不失真地還原信號(hào),而在工程實(shí)踐中,考慮到抗混疊濾波器的矩形系數(shù)和過(guò)渡帶等因素,一般設(shè)計(jì)為2.56倍,如果用過(guò)采樣率技術(shù),再抽取則會(huì)進(jìn)一步推升ADC采樣時(shí)鐘,而抗干擾處理時(shí)鐘通常大于基帶數(shù)據(jù)時(shí)鐘. 抗干擾處理器無(wú)論采用FPGA還是ASIC,其均屬于超大規(guī)模集成電路(VLSI),VLSI的動(dòng)態(tài)功耗PD占總功耗的80%左右,動(dòng)態(tài)功耗的估計(jì)公式[6]為

(1)

式中:S是電路開(kāi)關(guān)頻度;CL是輸出負(fù)載電容;Vdd是供電電壓;f是電路工作頻率.S和CL由天線陣元數(shù)N和算法復(fù)雜度決定,本質(zhì)上取決于芯片具體使用資源規(guī)模,可視為常量，Vdd由器件選型和工藝決定,一旦確定了抗干擾處理采用FPGA型號(hào),則可視為常量.

根據(jù)公式(1),可以通過(guò)開(kāi)發(fā)先進(jìn)算法減少S、CL，優(yōu)化改進(jìn)架構(gòu)降低f、采用專用ASIC結(jié)合動(dòng)態(tài)電壓調(diào)整(DVS)等技術(shù)來(lái)降低功耗.

3 抗干擾天線低功耗設(shè)計(jì)研究

3.1 采用DVS技術(shù)降低功耗

通過(guò)借鑒操作系統(tǒng)(OS)根據(jù)CPU的負(fù)載大小自適應(yīng)調(diào)整CPU電壓高低的DVS技術(shù)原理,根據(jù)干擾檢測(cè)的結(jié)果來(lái)調(diào)整抗干擾處理器的供電電壓或者切換工作狀態(tài),是降低平均功耗可行的方式. 衛(wèi)星導(dǎo)航系統(tǒng)采用擴(kuò)頻技術(shù),因此GNSS接收機(jī)本身具備一定的抗干擾能力,大概在40 dB左右,因此通過(guò)干擾檢測(cè)技術(shù)實(shí)時(shí)監(jiān)控接收機(jī)周圍的電磁干擾狀況,在干擾強(qiáng)度未達(dá)到但快接近接收機(jī)干擾極限時(shí),切換抗干擾天線進(jìn)入抗干擾模式;在判斷無(wú)干擾時(shí),判決策略要比有干擾的門限要嚴(yán)格,即采用遲滯門限切換工作模式. 為保證載波相位同步,需要設(shè)計(jì)和抗干擾處理時(shí)延相同的延遲模塊,同時(shí)干擾檢測(cè)模塊本身的功耗不能超過(guò)抗干擾模塊,否則得不償失. 在切換正常接收和抗干擾處理模式等細(xì)節(jié)方面需要仔細(xì)設(shè)計(jì).

60年崢嶸歲月，中國(guó)氮肥工業(yè)在砥礪前行中書寫下了糧安天下的雄壯詩(shī)篇，以不忘初心的情懷高高筑起了中國(guó)復(fù)興的宏偉夢(mèng)想。氮肥工業(yè)以自身發(fā)展助推農(nóng)業(yè)發(fā)展，以自身強(qiáng)大守護(hù)糧食安全，在種植面積有限的情況下，保證了糧食總產(chǎn)的穩(wěn)定增長(zhǎng)，滿足了不斷增長(zhǎng)的人口和日益提高的人民生活需求。

而DVS技術(shù)需要硬件支持才能實(shí)施,目前主流的FPGA器件無(wú)法完全支持DVS技術(shù)的,而抗干擾ASIC則需要特殊設(shè)計(jì)才能實(shí)現(xiàn). 采用干擾檢測(cè)切換模式以及DVS技術(shù)來(lái)降低功耗的示意圖如圖2所示.

圖2 采用DVS技術(shù)降低抗干擾模塊功耗示意圖

一般而言,性能優(yōu)良的抗干擾算法占用芯片資源多,功耗大些.芯片的工藝越老,功耗也越大.而干擾檢測(cè)配合模式切換的策略,以及DVS技術(shù)會(huì)進(jìn)一步增加芯片的復(fù)雜度和資源,對(duì)抗干擾性能影響和降低功耗方面需要做進(jìn)一步的研究,因此降低頻率和減少芯片資源比開(kāi)發(fā)低功耗高性能的算法和復(fù)雜的控制更能明顯降低功耗.

3.2 采用帶通采樣和正交混頻技術(shù)降低功耗

由于模擬同相/正交(I/Q)通道難以做到完全一致,幾乎所有傳統(tǒng)抗干擾天線都采用中頻實(shí)信號(hào)采樣,將射頻信號(hào)變頻到低中頻[7],在保證無(wú)失真采樣前提下,選擇最低的采樣率可以降低ADC的功耗,經(jīng)過(guò)ADC后,在基帶里面再進(jìn)行正交變頻,將中頻信號(hào)變頻到基帶,用復(fù)數(shù)形式構(gòu)造解析信號(hào),有效帶寬減少一半,抗干擾處理器的運(yùn)行時(shí)鐘將降低一半,從而降低了功耗.

隨著芯片技術(shù)的進(jìn)步,模擬I/Q通道的幅相不平衡已降低到可接受的范圍,可以在模擬域?qū)崿F(xiàn)正交混頻,甚至直接變到基帶,即零中頻的形式,采樣率將進(jìn)一步降低,抗干擾處理器也可以省掉混頻和濾波器資源,但ADC數(shù)量將翻倍,印刷電路板(PCB)面積也增加,功耗未必能顯著降低,而且零中頻架構(gòu)本身會(huì)帶來(lái)額外的問(wèn)題,工程實(shí)踐中需要仔細(xì)權(quán)衡. 以1路通道信號(hào)鏈路為例,采用上述兩種技術(shù)的框圖如圖3所示.

圖3 帶通采樣和正交混頻示意圖

圖3中,D↓是D倍抽取. 模擬正交混頻中的虛線框中的實(shí)數(shù)下變頻部分,就簡(jiǎn)化為零中頻架構(gòu).

3.3 采用DAC欠采樣技術(shù)降低功耗

如圖1所示,對(duì)于天線和接收機(jī)隔離設(shè)計(jì)的應(yīng)用是在數(shù)字基帶完成抗干擾處理,主流的架構(gòu)是設(shè)計(jì)數(shù)字上變頻和模擬上變頻,將信號(hào)變頻到射頻. 基帶信號(hào)先內(nèi)插后,與數(shù)字中頻本振混頻,然后通過(guò)DAC轉(zhuǎn)換成模擬中頻信號(hào). 為滿足納奎斯特采樣定理,DAC的時(shí)鐘頻率至少是中頻本振的2倍.

為降低功耗,主流方式有如下三種:

第二種:采用具有混頻[8]或者上變頻[9]功能DAC芯片. 此類DAC一般在輸出級(jí)設(shè)計(jì)有四象限乘法器或四開(kāi)關(guān)架構(gòu),具有混頻、歸零(RZ)、雙相保持(TPH)等模式,從而增強(qiáng)高次納奎斯特區(qū)間頻譜,通過(guò)后端濾波器即可實(shí)現(xiàn)以較低時(shí)鐘頻率實(shí)現(xiàn)高中頻信號(hào)重建.

第三種:外部電路輔助. 主要有采用兩個(gè)低速DAC芯片進(jìn)行乒乓輪流輸出數(shù)據(jù),與高速混頻器配合可實(shí)現(xiàn)采樣率翻倍[10];或者采用放大器、延遲電路與高速電子開(kāi)關(guān)實(shí)現(xiàn),相當(dāng)于采用分立器件實(shí)現(xiàn)第二種方式中DAC的TPH模式[11].

上述三種方式主要從改進(jìn)硬件方面進(jìn)行,缺點(diǎn)在于局限于特殊架構(gòu)的DAC芯片,原有設(shè)計(jì)需要改動(dòng)硬件,僅適合于新設(shè)計(jì),通用性受限. 本文提出的思路是在不改動(dòng)硬件基礎(chǔ)上進(jìn)行軟件優(yōu)化,簡(jiǎn)化數(shù)字上變頻,降低抗干擾處理器的頻率從而降低功耗. 本方案功能組成框圖如圖4所示.

圖4 低功耗架構(gòu)優(yōu)化示意圖

相比傳統(tǒng)的架構(gòu),本方案進(jìn)行如下幾點(diǎn)改進(jìn):1) 多路信號(hào)在進(jìn)行抗干擾處理進(jìn)行D倍抽取,利用正交混頻到基帶信號(hào)帶寬減半特性,將抗干擾處理器頻率從fs降低到fs/D; 2)如圖4中虛線框所示,抗干擾處理后的數(shù)字上變頻運(yùn)行時(shí)鐘從2fs降低到fs,同時(shí)復(fù)用了數(shù)字下變頻的數(shù)字本振,省去了2倍時(shí)鐘和上變頻本振,簡(jiǎn)化了混頻模塊的設(shè)計(jì);抗干擾處理后的信號(hào)首先進(jìn)行I倍內(nèi)插,然后進(jìn)行混頻,混頻輸出I路數(shù)據(jù)和Q路數(shù)據(jù)合成實(shí)信號(hào)后分成兩路,一路進(jìn)入FPGA的ODDR元件D1輸入端,另外一路是取反的數(shù)據(jù)進(jìn)入ODDR的D2輸入端,然后合成1路2倍速率的信號(hào)從Q端口輸出到DAC,從而實(shí)現(xiàn)了以低速時(shí)鐘產(chǎn)生高中頻信號(hào). FPGA資源占用傳統(tǒng)方案降低. 本方案不增加額外硬件電路,不改變?cè)械挠布娐?原來(lái)的DAC時(shí)鐘運(yùn)行在2fs上.

由于DAC原理架構(gòu)具備的零階抽樣保持 (ZOH)特性,DAC輸出的頻譜包絡(luò)會(huì)形成辛格(SINC)函數(shù)的滾降特性,為保持通帶平坦度,可以在原有的數(shù)字濾波器或者DAC后端的成形濾波器進(jìn)行逆SINC補(bǔ)償.

本優(yōu)化功耗方案在FPGA架構(gòu)的抗干擾處理器上進(jìn)行仿真和測(cè)試,主要考察對(duì)比采用優(yōu)化方案后芯片功耗、資源的變化對(duì)抗干擾性能和功能的影響. 資源占用評(píng)估主要考察查找表(LUT)、隨機(jī)存儲(chǔ)器(RAM)和數(shù)字信號(hào)處理器(DSP)這三種.

抗干擾處理器原設(shè)計(jì)輸入的信號(hào)中頻頻率為46.5 MHz,帶寬為20 MHz,ADC采樣率62 MHz,數(shù)字下變頻本振為15.5 MHz,數(shù)字上變頻本振為46.5 MHz,內(nèi)插因子為2. 仿真和測(cè)試如表1所示.

表1 仿真和測(cè)試記錄表

從表1中可以看到,FPGA資源的占用均有不同程度降低,其中最大是DSP資源,減少了14%,而功耗降低也超過(guò)11%.

采用頻譜儀觀測(cè)DAC頻譜來(lái)評(píng)估優(yōu)化前后對(duì)信號(hào)質(zhì)量的影響,其中抗干擾后頻譜對(duì)比和單音直通對(duì)比分別如圖5和圖6所示.

圖5 抗干擾DAC輸出頻譜圖

如圖5所示,優(yōu)化前后,抗干擾輸出的頻譜幾乎無(wú)變化;而圖6顯示優(yōu)化方案不會(huì)造成頻帶內(nèi)信號(hào)鏈路的衰減也沒(méi)有產(chǎn)生頻譜畸變或者新的頻率分分量,優(yōu)化方案在減少資源占用降低功耗同時(shí)不影響原設(shè)計(jì)的功能.

圖6 單音直通模式DAC輸出頻譜圖

4 結(jié)束語(yǔ)

本文在主流GNSS抗干擾處理器的架構(gòu)基礎(chǔ)上,綜合采用抽取、欠采樣和ODDR技術(shù),通過(guò)改進(jìn)軟件架構(gòu),在不改變和不增加硬件的條件下,進(jìn)一步降低芯片資源和功耗. 仿真和試驗(yàn)測(cè)試表明,優(yōu)化策略在降低芯片資源和功耗時(shí)并不影響原有的抗干擾性能,可應(yīng)用在GNSS智能抗干擾天線的低功耗設(shè)計(jì)中.

致謝:感謝王甲池博士以及牟傳坤的討論.