基于AD9914的頻率合成信號源設計與實現*

季忠健

（中國船舶重工集團公司第723研究所 揚州 225001）

1 引言

信號源是現代電子系統(tǒng)的重要組成部分，它可以為電子系統(tǒng)提供寬頻帶，高穩(wěn)定度，高精度的各式調制信號，廣泛應用于各式電子系統(tǒng)之中。它的輸出信號品質的好壞直接決定了整個電子系統(tǒng)的性能優(yōu)劣，因此如何設計穩(wěn)定可靠且性能優(yōu)越的信號源，一直是相關領域的研究熱點。得益于數字信號處理技術和集成電路技術的快速發(fā)展，采用DDS技術的信號源性能指標得到了極大的提高，在電子系統(tǒng)領域也得到了廣泛的認可和應用［1］。本文基于目前比較新型的AD9914芯片對DDS信號源進行了開發(fā)應用與研究［2～3］。

2 DDS技術原理

連續(xù)的正弦時間信號具有周期為2π的重復角相位范圍。根據這一特點，就可以采用處理數字信號的方式，利用計數器來作為DDS目標頻率信號的相位輪。如圖1所示，將正弦波振蕩看作圍繞相位輪旋轉的矢量。相位輪上的每一個指定點對應于正弦波周期上的一個等效點。當矢量圍繞相位輪勻速旋轉時，對應的時間軸上便會產生一個相應的正弦波。計數器步進距離對應相位輪的旋轉角度，當步進距離增大時，旋轉角度增大，則對應產生的正弦波周期減小，從而增大信號輸出頻率［4］。

如圖1所示，DDS技術的物理實現主要包括如下的幾個主要單元：相位累加器、一種相位幅度轉換方法（通常是正弦查找表）和一個數模轉換器［5］。

相位累加器即存儲并累計相位值的計數器，在一個時鐘信號下，相位累加器按照設定的步進距離（M）進行一次累加，并將累加值作為尋址地址進行查表，相位累加器的位數（N）和步進距離共同決定了最終的信號輸出頻率。

ROM查找表為存儲器單元，存儲著經過數字化處理的正弦幅度值序列，幅度值序列的尋址地址與相位累加器的值一一對應。由正弦信號的特性可知，正弦信號的完整波形可以由1/4周期的波形信號通過鏡像方式完整表述，因而實際ROM查找表只存儲1/4個正弦波量化幅度值信息，這樣在有限的容量內大大提高了最終輸出信號的分辨率性能。

圖1 數字相位輪示意圖及DDS工作原理圖

數模轉換器可以將表中讀取的量化幅度值轉換成連續(xù)模擬信號。

3 指標與設計分析

根據雷達系統(tǒng)的應用需求，需要兩路射頻信號輸出，并且具有同步時鐘，對信號源指標的具體設計要求如表1。

表1 指標要求

3.1 硬件設計

根據設計要求，需要兩路射頻信號輸出，因此設計方案采用了FPGA+雙DDS的結構，系統(tǒng)設計結構圖如圖2所示［6～7］。

輸出的信號頻率需要達到0.9GHz，根據根據奈奎斯特采樣定律結合輸出信號質量的問題，最高輸出頻率取0.4倍參考頻率，因此工作參考頻率需達到2.3GHz。因此采用工作頻率在3.5GHz的AD9914作為頻率合成芯片［8］，該芯片具有48位的相位累加器，頻率調諧分辨率為190pHz且寬帶SFDR大于50dBc；支持頻率、相位或幅度的高度線性掃描控制，調制方式靈活。根據參考手冊，可以看到該芯片在工作頻段內的相位噪聲小于-130dBc/Hz@10kHz，雜散指標優(yōu)于60dBc，滿足信號源的設計需求。

圖2 系統(tǒng)功能模塊結構圖

圖3 寬帶SFDR和相位噪聲曲線

因設計要求跳頻時間小于300ns，而AD9914的跳頻時間算上傳輸延遲可以控制在90ns以內，因而對于控制信號的速度要求比較高，本方案采用FPGA作為控制器，FPGA作為一種硬件邏輯設計芯片具有并行執(zhí)行的特點，相對于DSP，單片機等主流控制器具有更短的響應時間，本文采用Altera公司CycloneⅢ系列的EP3C40F484作為控制芯片［9］，該芯片具有40000個邏輯單元（LEs），最大用戶I/O為535，單個AD9914器件的控制位需求數量位為50個，滿足對雙DDS工作模式的控制需求。同時以其中一個DDS的輸出信號（SYNC_CLK）作為整個系統(tǒng)的同步信號，分別給FPGA和另一個DDS芯片提供同步工作的時鐘。信號源設計的PCB模型圖及實物圖如圖4所示。

圖4 DDS信號源模型及實物圖

3.2 軟件設計

軟件設計由SPI接收模塊，控制字生成模塊和并行控制模塊三部分組成。該信號源通過14對422差分信號傳輸控制報文，FPGA負責接收報文并讀取DDS的配置信息。對于DDS的控制信息主要是頻率，相位和幅度字。根據參考手冊，AD9914的輸出頻率（fout）由頻率調諧字（FTW）控制，fout、FTW和 fSYSCLK之間的關系可由以下計算式表示：

其中，FTW是介于0～（231-1）之間的32位整數，表示完整32位變量的低半部，包括從直流DC到奈奎斯特頻率 fSYSCLK/2之間的所有頻率［10］。通過寫FTW值，利用式（1）可獲得輸出頻率值。AD9914的相對振幅范圍可由14位振幅比例因子（ASF）進行數字化控制。振幅范圍的計算式為

其中，ASF取值為0～（214-1），上面是一個分數，表示輸出振幅占滿幅的比值。寫ASF的值即可設置輸出信號幅值。DDS信號的相對相位通過16位的相位偏移字（POW）來控制。相對相位偏移（Dq）可由以下式計算：

其中，Dq的單位是度數，對于任意給定的Dq可利用式（3）計算POW。按照給出的公式可以計算出需要的控制字，部分控制程序如圖5。

圖5 控制程序

為了減小控制時間，本方案采用了并行I/O控制模式。AD9914支持五種工作模式，根據應用的需求，本方案采用單頻和線性掃描兩種模式。在單頻模式中，信號的控制參數由Profile寄存器提供，AD9914提供了8個獨立的Profile寄存器，因此需要單獨對PS0～2引腳進行配置，選擇需要的Profile寄存器控制信號。在線性掃描模式中，主要的控制寄存器有CFR1，CFR2，數字斜坡上下限值寄存器，正負斜率斜坡的步長和步率寄存器等。為了靈活控制各個寄存器和信號端口，本方案利用狀態(tài)機模式控制DDS芯片，這樣不但可以很好地綜合，也使得輸出信號的同步性能更好。首先對芯片進行主機復位處理，對所有的寄存器進行清零，恢復為默認值。然后啟動DAC校準程序，調整內部DAC時序的建立與保持時間，從而減小DAC底噪。在Signal Tap上捕捉的實時信號圖如圖6所示。

圖6 Signal Tap實時信號圖

3.3 雜散指標的分析及優(yōu)化

DDS技術具有優(yōu)越的捷變頻特性以及較高的相位噪聲，這些指標都可以從理論上得到保證，但是由于實際工藝水平的限制，累加器位數，ROM存儲空間等都無法到達理想值，因此實際產生的DDS信號會有不太理想的雜散和諧波［11］，本方案在設計中主要采用了以下幾種方式進行了優(yōu)化處理：

1）布局及走線的優(yōu)化。進行數模隔離，利用不同的電源網絡供電，中間的公共地采用電阻跨接，盡量減小數字信號串入模擬地，并且盡量避免高頻傳輸線的平行布線，減小相互串擾的影響，并且高頻信號鏈路之間通過增加布線間距和接地孔進行隔離。

2）電源模塊處理。在保證能效的利用率，盡量選擇LDO電源芯片，LDO相對開關電源來說具有較低的輸出紋波，高頻雜散較少。在電源的輸出口采用磁珠對高頻噪聲進行濾波，同時在磁珠兩側對地接電容，組成濾波網絡。

3）設計優(yōu)化。后級增加濾波器將帶外的雜散濾除，同時落在帶內的雜散可以通過增加開關濾波器組進行針對性的過濾［12］。

4 實驗結果

用頻譜儀，示波器等儀器進行測試，對于單頻工作模式和線性掃描工作模式的關鍵指標測試結果如圖7和圖8所示。

圖7 850MHz點頻實測圖

圖8 300MHz～1.3GHz寬頻帶掃頻實測圖

從實測結果來看，在單頻點模式下的雜散效果較好，寬帶范圍內能夠達到55dBc往上，在100MHz內的窄帶中則可以達到70dBc的雜散抑制；而對于線性掃頻模式來說，從測試結果來看SFDR超過50dBc，也發(fā)揮出了器件的性能指標。其余指標測試結果見表2。

表2 實測結果

5 結語

本文圍繞目前比較前沿的AD9914芯片進行了信號源電路設計，從最終的實測結果來看，該型信號源無雜散輸出動態(tài)范圍寬，調制方式靈活快速，具備DDS技術的多種優(yōu)點，實現了一種寬帶高速掃頻雷達信號源，其中也存在一些設計的不足，在今后的設計中還需要考慮對電路進一步的優(yōu)化和改善，以期發(fā)揮DDS信號源的最佳性能。