基于FPGA的高頻低電平系統(tǒng)的研制與調(diào)試

王賢武 馬瑾穎

(1.西北師范大學(xué) 物理與電子工程學(xué)院，甘肅 蘭州 730070;2.中國(guó)科學(xué)院近代物理研究所，甘肅 蘭州 730000)

加速器驅(qū)動(dòng)的次臨界系統(tǒng)(ADS),是有效減少核電廢料放射性的途徑之一[1]。中國(guó)科學(xué)院近代物理研究所承擔(dān)的ADS直線加速器的高頻系統(tǒng)工作頻率是162.5 MHz[2-4]，低電平系統(tǒng)(LLRF)的目的是使超導(dǎo)腔體穩(wěn)定工作在諧振狀態(tài)，控制腔體腔壓與場(chǎng)強(qiáng)。相比較于傳統(tǒng)的模擬低電平系統(tǒng)，減少了模擬器件經(jīng)過(guò)級(jí)聯(lián)之后產(chǎn)生的誤差與時(shí)延造成對(duì)系統(tǒng)控制性能的影響，將信號(hào)直接經(jīng)過(guò)ADC數(shù)字離散化，轉(zhuǎn)變?yōu)閿?shù)字量，易于系統(tǒng)的調(diào)試與監(jiān)控，提升束流的加速效率。本高頻低電平系統(tǒng)主要由模擬和數(shù)字2個(gè)部分組成，分別完成對(duì)信號(hào)的上下變頻與數(shù)據(jù)的處理工作。該高頻低電平系統(tǒng)如圖1所示，系統(tǒng)共分為上下兩層，上層為射頻前端，有4路輸出高頻信號(hào)與1路高頻輸出信號(hào)，下層為FPGA開(kāi)發(fā)板、AD9858直接數(shù)字頻率合成器與AD9510鎖相環(huán)。系統(tǒng)的主要模擬器件是射頻前端，因?yàn)锳DC的采樣速率有限，需要將高頻信號(hào)降頻，由速率為122.88 MS/s的ADC對(duì)腔體信號(hào)進(jìn)行四倍頻采樣。之后信號(hào)送入FPGA，通過(guò)IQ解調(diào)、CORDIC鑒相等算法后將得到的腔體幅度和相位信息與參考信號(hào)和設(shè)定值比較，通過(guò)專門(mén)的PI控制器進(jìn)行反饋控制，完成對(duì)超導(dǎo)腔腔壓的幅度、相位的控制與調(diào)節(jié)。同時(shí)建立了高頻腔體的PI控制傳遞函數(shù)模型并進(jìn)行仿真。高頻低電平系統(tǒng)在常溫狀態(tài)下工作，相位穩(wěn)定度為±0.6°，幅度穩(wěn)定度為±0.8%，成功控制腔體閉環(huán)調(diào)諧，達(dá)到了設(shè)計(jì)要求。

圖1 高頻低電平系統(tǒng)實(shí)物圖

1 模擬前端

高頻低電平系統(tǒng)的模擬前端如圖2所示，數(shù)字DDS芯片AD9858產(chǎn)生系統(tǒng)所需的30.72 MHz的中頻參考信號(hào)，將其與162.5 MHz的高頻射頻信號(hào)混頻，經(jīng)過(guò)衰減器、濾波器等生成131.78 MHz的本振參考信號(hào)，該信號(hào)通過(guò)5路分路器與其他4路射頻信號(hào)混頻，得到30.72 MHz的中頻信號(hào)，從而將高頻信號(hào)轉(zhuǎn)化為中頻信號(hào)，滿足ADC與DAC的采樣速率要求，其中模數(shù)轉(zhuǎn)換與數(shù)模轉(zhuǎn)換均為14-bit，轉(zhuǎn)換速率分別為150 MS/s與165 MS/s。Mini-circuit放大器選用DC15 V供電，最大輸出為25 dBm，為了使其能工作在線性區(qū)，輸入最大設(shè)定為-4 dBm，Mini-circuit混頻器在工作在輸出波形不失真的前提下，本振信號(hào)大于17 dBm。系統(tǒng)時(shí)鐘由AD9510鎖相環(huán)將中頻參考信號(hào)鎖相之后獲得，時(shí)鐘頻率為122.88 MHz。

2 高頻低電平FPGA核心算法

高頻低電平系統(tǒng)的數(shù)字信號(hào)處理主要由FPGA完成，系統(tǒng)選用Altera的高速StratixIII EP3SL150F1152FPGA，系統(tǒng)需對(duì)腔體的入射信號(hào)、反射信號(hào)、腔壓信號(hào)與參考信號(hào)進(jìn)行四倍頻采樣，之后分別對(duì)這4路采樣信號(hào)進(jìn)行IQ解調(diào)、濾波、CORDIC旋轉(zhuǎn)鑒相和比例積分控制等處理。將解調(diào)之后的入射信號(hào)和反射信號(hào)鑒相，求出相差，根據(jù)失諧角的大小，通過(guò)比例積分控制器產(chǎn)生腔體調(diào)諧電機(jī)所需要控制信號(hào)，對(duì)腔體失諧進(jìn)行步進(jìn)電機(jī)調(diào)諧控制。對(duì)腔壓信號(hào)進(jìn)行IQ解調(diào)，對(duì)解調(diào)之后的腔體電壓信號(hào)的幅值與相位信息分別與參考值和設(shè)定值進(jìn)行比較，經(jīng)過(guò)PI控制，產(chǎn)生腔體所需要的相位與幅值調(diào)制信號(hào)，該信號(hào)經(jīng)過(guò)調(diào)制、上變頻之后產(chǎn)生腔體的高頻輸出信號(hào)。FPGA信號(hào)處理過(guò)程如圖3所示。

圖2 高頻低電平系統(tǒng)射頻前端

圖3 FPGA信號(hào)處理過(guò)程

2.1 IQ正交解調(diào)

IQ正交解調(diào)也稱IQ正交基帶變換[6]。I和Q分別是腔體取樣信號(hào)在實(shí)域與虛域的兩個(gè)相差2/π的分量，在將高頻信號(hào)下變頻到中頻之后，ADC將其進(jìn)行采樣：

(1)

式中，fs為ADC采樣頻率；fIF為中頻信號(hào)頻率；n為任意整數(shù)。根據(jù)奈奎斯特采樣定理，如果以不低于信號(hào)最高頻率2倍的采樣速率對(duì)帶限信號(hào)進(jìn)行采樣，那么根據(jù)所得到的離散采樣值就能準(zhǔn)確地確定原信號(hào)[7]。再考慮到ADC采樣性能限制，令n=0對(duì)中頻信號(hào)進(jìn)行四倍頻采樣。采樣之后的離散信號(hào)為

s(n)=Asin(2πfIFnT+φ)

(2)

中頻信號(hào)的IQ四倍頻正交采樣序列如圖4所示。

圖4 中頻信號(hào)的IQ四倍頻正交采樣

獲得離散的正交采樣序列之后，可以求出I、Q的值分別為

(3)

(4)

其中，I、Q值與腔體取樣信號(hào)的對(duì)應(yīng)關(guān)系如下：

(5)

(6)

式中，A與φ分別為腔體取樣信號(hào)的實(shí)時(shí)幅值與相位信息。因?yàn)锳DC采樣信號(hào)的周期為4，因此可以在FPGA中使用4個(gè)D觸發(fā)器數(shù)據(jù)信號(hào)進(jìn)行鎖存。如圖5所示，首個(gè)D觸發(fā)器df1輸入端與ADC離散信號(hào)輸出端級(jí)聯(lián)，之后的D觸發(fā)器df1的輸入端與上一個(gè)D觸發(fā)器的df2輸出端級(jí)聯(lián)，以此類推，從而在4個(gè)時(shí)鐘周期的延時(shí)之后完成4組數(shù)據(jù)的循環(huán)迭代，只需要利用少數(shù)的FPGA邏輯資源便可以完成離散信號(hào)的IQ正交解調(diào)。

2.2 CORDIC鑒相

在低電平系統(tǒng)中，使用坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法(CORDIC)來(lái)獲得超導(dǎo)腔體相位與幅值的實(shí)時(shí)數(shù)據(jù)。如果直接用FPGA硬件邏輯電路進(jìn)行乘法除法運(yùn)算來(lái)得出高頻腔體的幅度與相位的實(shí)時(shí)數(shù)據(jù)，會(huì)消耗過(guò)多的FPGA邏輯電路資源，同時(shí)也會(huì)降低系統(tǒng)信號(hào)的運(yùn)算處理速度。因此選用非循環(huán)流水線結(jié)構(gòu)的CORDIC算法，通過(guò)基數(shù)角度多次迭代旋轉(zhuǎn)，最終達(dá)到誤差允許范圍，逼近所需的角度，該算法的每一次迭代都通過(guò)移位和求和運(yùn)算來(lái)完成[8]。其中每次旋轉(zhuǎn)所遵循的旋轉(zhuǎn)公式為

圖5 IQ正交解調(diào)模塊RTL視圖

(7)

式中，i為迭代次數(shù)；θ為每一次迭代的角度大小。i的值每一次增加都是改變?chǔ)鹊睦奂又担谶_(dá)到所需精度要求之后迭代完成，最終的角度和便是所求相位角：

p(i+1)=p(i)+diθ(i)

(8)

式中，di=±1，用于判斷每一次迭代旋轉(zhuǎn)的方向。CORDIC通過(guò)FPGA可極大提升運(yùn)算速度與效率。該算法主要分為預(yù)處理、角度旋轉(zhuǎn)、預(yù)處理補(bǔ)償3個(gè)模塊，如圖6所示。

圖6 CORDIC數(shù)字鑒相模塊

為了提升鑒相的精度，減少迭代次數(shù)過(guò)多而造成的誤差，中頻信號(hào)首先經(jīng)過(guò)預(yù)處理模塊，將其變化到π/4象限內(nèi)，之后對(duì)變換過(guò)的I/Q之進(jìn)行21位角度旋轉(zhuǎn)鑒相，之后對(duì)預(yù)處理工作進(jìn)行幅度補(bǔ)償與相位的還原。經(jīng)過(guò)16個(gè)時(shí)鐘周期的迭代即可完成一次相位與幅度迭代。

3 反饋控制器的設(shè)計(jì)與仿真

3.1 腔體模型建立與分析

系統(tǒng)采用反饋控制，需要將腔體的腔壓取樣信號(hào)與參考值和設(shè)定值對(duì)比，對(duì)高頻腔體進(jìn)行PID控制。高頻電磁諧振腔的幅頻響應(yīng)、相頻響應(yīng)特性與RLC諧振電路類似[9]。設(shè)高頻腔體的腔壓為V，等效電流為I，其等效RLC電路模型如圖7所示。

圖7中，L為腔體的等效電感；C為腔體的等效電容；R為高頻腔體阻抗；r為傳輸線特性阻抗。設(shè)腔體固有頻率為ω0，有載品質(zhì)因數(shù)為QL，那么高頻腔體的LCR模型的微分方程為

(9)

設(shè)腔體固有頻率為ω0，有載品質(zhì)因數(shù)為QL，RL=R+r為系統(tǒng)的有載阻抗。那么微分方程可表示為

(10)

該電路的等效阻抗為

(11)

對(duì)式(10)進(jìn)行拉普拉斯變換變換到頻域中，腔體的傳遞函數(shù)為

(12)

設(shè)外部激勵(lì)信號(hào)為I(s)，系統(tǒng)響應(yīng)為

V(s)=ZL(s+iω)·I(s)

(13)

此時(shí)的傳遞函數(shù)為

(14)

因?yàn)镮信號(hào)與Q信號(hào)一直處于正交狀態(tài)，Δω=0，設(shè)ω1/2=ω0/2QL為腔體的半帶寬，IQ信號(hào)的傳遞函數(shù)為

(15)

由式(15)可知，傳遞函數(shù)簡(jiǎn)化為了一階函數(shù)，腔體模型等同于一階低通濾波器，可以由PID控制器進(jìn)行比例積分控制。經(jīng)典的PI控制器傳遞函數(shù)為

(16)

因此在加入PI控制器之后，需要考慮控制器的時(shí)延與數(shù)字信號(hào)處理部分的硬件時(shí)延，所以在傳遞函數(shù)模型中還要加入整個(gè)系統(tǒng)時(shí)延e-τs，那么腔體的傳遞函數(shù)為

(17)

為了獲得更好的控制效果，縮短調(diào)節(jié)時(shí)間，令ki=ω1/2，此時(shí)式中分子分母抵消一項(xiàng)，傳遞函數(shù)變?yōu)?/p>

(18)

此時(shí)傳遞函數(shù)的零點(diǎn)被抵消，系統(tǒng)在臨界穩(wěn)定時(shí)，在測(cè)試銅腔條件下需要滿足kp<π/2τω≈13，可知在使控制器更為簡(jiǎn)單的前提下，系統(tǒng)傳遞函數(shù)無(wú)零點(diǎn)，此時(shí)kp增益的極限在13左右。

3.2 驗(yàn)證與仿真

在Matlab中，分別控制系統(tǒng)的kp與ki兩個(gè)參數(shù)。通過(guò)系統(tǒng)的階躍響應(yīng)曲線隨參數(shù)的變化驗(yàn)證之前對(duì)參數(shù)的推斷，并且考慮了系統(tǒng)延時(shí)，補(bǔ)償了在實(shí)際工作中其對(duì)調(diào)諧的影響，對(duì)PI控制器中PI參數(shù)的選取范圍做出大致判斷，為之后的調(diào)諧提供依據(jù)。仿真效果如圖8、圖9所示。

圖8 ki系統(tǒng)階躍響應(yīng)

圖8中kp=1，在ki>ω1/2時(shí)，曲線波動(dòng)幅度較大，系統(tǒng)不穩(wěn)定且處在欠阻尼狀態(tài)；ki<ω1/2時(shí)，系統(tǒng)需要很長(zhǎng)時(shí)間才能達(dá)到穩(wěn)定，處于過(guò)阻尼狀態(tài)；ki=ω1/2時(shí)，在保證系統(tǒng)上升時(shí)間的前提下，沒(méi)有產(chǎn)生較大過(guò)沖，調(diào)整時(shí)間較短，系統(tǒng)較為穩(wěn)定。

圖9中ki=ω1/2，在kp=3左右，系統(tǒng)的階躍響應(yīng)曲線較為理想；在kp≥10時(shí)，系統(tǒng)階躍響應(yīng)的曲線波動(dòng)會(huì)比較大，長(zhǎng)時(shí)間處于欠阻尼狀態(tài)?？梢栽谶m當(dāng)范圍內(nèi)繼續(xù)調(diào)整kp的值，以減少系統(tǒng)的上升時(shí)間，提高系統(tǒng)穩(wěn)定性。在加入延時(shí)之后，根據(jù)仿真結(jié)果可以推斷出PI控制器的參數(shù)調(diào)整范圍大致在ki=ω1/2，kp=3～4.5，同時(shí)需要在今后的工作中根據(jù)腔體的具體情況，如現(xiàn)場(chǎng)的噪聲、硬件的非線性失真與不同系統(tǒng)的延時(shí)進(jìn)行調(diào)整。

4 系統(tǒng)穩(wěn)定性測(cè)試與結(jié)論

系統(tǒng)選用常溫銅腔體對(duì)系統(tǒng)進(jìn)行測(cè)試。系統(tǒng)參數(shù)如表1所示。

表1 系統(tǒng)參數(shù)

連續(xù)2 h 15 min穩(wěn)定性測(cè)試中，高頻腔體的幅度設(shè)定值為1570，相位設(shè)定值為0。在開(kāi)環(huán)狀態(tài)下，啟動(dòng)調(diào)諧電機(jī)，初始情況失諧量較大，進(jìn)行電極粗調(diào)諧，在將相位與幅度鎖定在設(shè)定值附近，開(kāi)啟腔體幅度與相位環(huán)路的自動(dòng)調(diào)諧，使腔體保持諧振狀態(tài)。記錄閉環(huán)狀態(tài)中的頻率誤差，如圖10所示， 分別為高頻腔體的幅度誤差與相位誤差。在測(cè)試過(guò)程中，腔體的幅值一直穩(wěn)定在設(shè)定值范圍內(nèi)，在8:02、8:16和8:25分左右，腔體因氦壓波動(dòng)造成閃斷，系統(tǒng)自動(dòng)開(kāi)環(huán)，需要手動(dòng)加載腔壓，將幅值與相位調(diào)整到閉環(huán)參考值內(nèi)系統(tǒng)重新閉環(huán)。之后低電平系統(tǒng)可以快速將其相位拉回到設(shè)定值范圍內(nèi)，恢復(fù)諧振狀態(tài)，使腔體在之后一直工作在諧振狀態(tài)。

圖10 幅度相位穩(wěn)定度

經(jīng)過(guò)2 h的測(cè)試，在閉環(huán)過(guò)程中,LLRF系統(tǒng)能保持幅度和相位穩(wěn)定，幅度穩(wěn)定為±0.8%，相位穩(wěn)定度為±0.6°。系統(tǒng)對(duì)高頻信號(hào)下變頻為30.72 MHz的中頻信號(hào)進(jìn)行采樣，之后用FPGA作為數(shù)字信號(hào)處理模塊對(duì)信號(hào)進(jìn)行實(shí)時(shí)分析與調(diào)整，并建立了相應(yīng)的高頻腔體傳遞函數(shù)模型，提高了超導(dǎo)腔體調(diào)諧的精度與穩(wěn)定度，達(dá)到了預(yù)期的設(shè)計(jì)要求。今后將繼續(xù)對(duì)系統(tǒng)的FPGA算法、系統(tǒng)參數(shù)和射頻前端硬件進(jìn)行優(yōu)化，在不同的腔體中進(jìn)行調(diào)試，以應(yīng)對(duì)高Q值腔體所引起的帶寬減少，測(cè)試得到最優(yōu)的系統(tǒng)參數(shù)，減少系統(tǒng)時(shí)鐘抖動(dòng)對(duì)系統(tǒng)的影響，提升調(diào)諧的控制精度與調(diào)諧器反應(yīng)速度。