基于FPGA的晶振膜厚控制系統(tǒng)設(shè)計(jì)①

朱文武

(安徽機(jī)電職業(yè)技術(shù)學(xué)院 電氣工程系，安徽 蕪湖 241000)

0 引 言

近年來，隨著現(xiàn)代薄膜技術(shù)的飛速發(fā)展，光學(xué)薄膜、電子薄膜等各種不同功能的薄膜已經(jīng)廣泛應(yīng)用于光學(xué)、電子電路、顯示器等市場(chǎng)，智能化的鍍膜設(shè)備越來越被廣泛使用。系統(tǒng)以FPGA硬件為平臺(tái)，結(jié)合光學(xué)鍍膜技術(shù)和嵌入式軟件設(shè)計(jì)，運(yùn)用石英晶體監(jiān)控法，通過采集石英晶體監(jiān)控的信號(hào)數(shù)據(jù)和PID控制綜合處理進(jìn)行設(shè)計(jì)。

1 嵌入式平臺(tái)硬件設(shè)計(jì)

使用Altera的CYCLONE EP2 C35 FPGA芯片，芯片內(nèi)置NIOS-II處理器軟核作為系統(tǒng)的主控制器，將處理器系統(tǒng)與外部設(shè)備相關(guān)驅(qū)動(dòng)控制模塊、接口等集成在FPGA 內(nèi)部。

FPGA內(nèi)部數(shù)字電路模塊設(shè)計(jì)包括：石英晶體振蕩探頭信號(hào)采集A/D控制模塊、SDRAM存儲(chǔ)鍍膜膜系數(shù)據(jù)控制器模塊、LCD液晶顯示驅(qū)動(dòng)模塊、按鍵控制模塊、flash存儲(chǔ)器控制器模塊、SD存儲(chǔ)卡控制器模塊等電路設(shè)計(jì)。石英晶體薄膜厚度監(jiān)測(cè)控制系統(tǒng)的總體結(jié)構(gòu)框圖見圖1。

2 算法實(shí)現(xiàn)

基于FPGA的薄膜厚度監(jiān)測(cè)控制系統(tǒng)，依據(jù)鍍膜機(jī)電子槍鍍膜中晶振探頭采集的蒸發(fā)速率的變化測(cè)量膜厚。該算法的PID用于控制薄膜厚度監(jiān)測(cè)控制系統(tǒng)的輸出電壓，調(diào)節(jié)鍍膜電子槍的輸出功率以穩(wěn)定鍍膜材料的蒸發(fā)速率。實(shí)驗(yàn)證明，利用該方法研究其在電子束蒸發(fā)過程中速率控制的算法進(jìn)行蒸發(fā)，可以使鍍膜膜料SiO2得到較穩(wěn)定的蒸發(fā)速率。其它鍍膜機(jī)系統(tǒng)以及使用的不同鍍膜膜料可依據(jù)該算法進(jìn)行適當(dāng)參數(shù)修改, 就可以大大改善速率的控制效果[1]。

圖1 系統(tǒng)結(jié)構(gòu)框圖

1)測(cè)量膜厚算法

石英晶振監(jiān)控法主要利用石英晶體本身的特性,測(cè)量薄膜厚度的石英晶體振蕩法原理是石英晶體振蕩的頻率會(huì)隨著晶體上的膜層質(zhì)量而變化。石英晶體本身固有的振蕩頻率fq與其石英晶體的厚度D的關(guān)系為[2]：

fq=N/D

(1)

而沉積在石英晶體上的膜層材料已經(jīng)改變了其本身的諧振頻率，變成多種材料的一種混合振蕩模式。因此應(yīng)用能準(zhǔn)確反映膜厚Δd與沉積石英晶體的混合振蕩頻率f之間變化關(guān)系的聲阻抗法測(cè)厚公式,即:

(2)

式中Zm是沉積膜層的聲阻抗值，Zq是石英晶體的聲阻抗值。石英晶體探頭經(jīng)過振蕩器的振蕩頻率可以用A/D芯片采樣采集獲得，從而軟件設(shè)計(jì)利用該公式精確計(jì)算出實(shí)時(shí)的鍍膜膜厚并能實(shí)時(shí)顯示。

2)PID控制算法

PID控制被廣泛應(yīng)用于工業(yè)自動(dòng)化控制領(lǐng)域,大多數(shù)的膜厚監(jiān)控設(shè)備采用的都是PID 控制, PID 控制已能用FPGA芯片方便地實(shí)現(xiàn)。

電子束蒸發(fā)系統(tǒng)本身是一個(gè)較復(fù)雜的控制系統(tǒng)，已知其為帶純滯后的一階慣性環(huán)節(jié)系統(tǒng)，可以作為電子束蒸發(fā)系統(tǒng)建模的依據(jù)，其蒸發(fā)速率傳遞函數(shù)為：

(3)

采用開環(huán)階躍響應(yīng)來測(cè)試電子束蒸發(fā)系統(tǒng)的動(dòng)態(tài)特性，再來確定 PID控制的參數(shù)。在測(cè)試階躍響應(yīng)曲線時(shí)，先手動(dòng)調(diào)節(jié)電子束蒸發(fā)系統(tǒng)開環(huán)穩(wěn)定運(yùn)行于實(shí)際工況設(shè)定的輸出功率的1/3附近，然后快速調(diào)至設(shè)定的輸出功率。運(yùn)用由此方法，可以在鍍膜實(shí)驗(yàn)記錄得到的數(shù)據(jù)基礎(chǔ)上，可以得到其蒸發(fā)速率傳遞函數(shù)的階躍響應(yīng)曲線，并通過作圖法(見圖2)得到K，T和τ這三個(gè)參數(shù)。

圖2 蒸發(fā)速率的階躍響應(yīng)曲線

采用 Ziegler- Niehols經(jīng)典整定方法：

(4)

通過電子束鍍膜蒸發(fā)系統(tǒng)的K，T和τ這三個(gè)參數(shù)，可以計(jì)算出式(4)相應(yīng)PID控制器的比例常數(shù)KP、積分常數(shù)KI和微分常數(shù)KD。

根據(jù)Ziegler-Niehols的經(jīng)典調(diào)整方法，系統(tǒng)的過沖很大，為了確定KP、KI和KD的參數(shù)，晶振膜厚控制系統(tǒng)采用以下PID控制算法[3]：

(5)

其中u(t)為本薄膜厚度監(jiān)測(cè)控制系統(tǒng)控制電子槍燈絲兩端電壓的輸出值,e(t)為預(yù)設(shè)電壓的輸出值與實(shí)際輸出值構(gòu)成的偏差信號(hào)。要獲得良好的PID控制效果，需要選擇最合適的KP、KI和KD三個(gè)參數(shù)。將式(5)PID控制算法離散數(shù)字化處理得：

u(k)=u(k-1)+KP[e(k)-e(k-1)]+KIe(k)+

KD[e(k)-2e(k-1)+e(k-2)]

(6)

式中k=0，1 , 2 , …為采樣序號(hào),e(k)為第k次采樣時(shí)薄膜厚度監(jiān)測(cè)控制系統(tǒng)PID控制輸出電壓的偏差值 ,e(k-1)為第(k-1)次采樣時(shí)薄膜厚度監(jiān)測(cè)控制系統(tǒng)PID控制輸出電壓的偏差值, 通過e(k)和e(k-1)很容易通過兩次采樣得到薄膜厚度監(jiān)測(cè)控制系統(tǒng)PID控制電子槍燈絲電壓的變化量。該P(yáng)ID控制算法可以在FPGA內(nèi)軟件編寫程序?qū)崿F(xiàn)。

圖3 薄膜厚度監(jiān)測(cè)控制系統(tǒng)程序流程圖

圖4 系統(tǒng)主界面

3 程序流程圖

啟動(dòng)薄膜厚度監(jiān)測(cè)控制系統(tǒng)后，在顯示的用戶界面輸入設(shè)定鍍制每一膜系的蒸發(fā)的材料和關(guān)聯(lián)的密度、傳感器與沉積材料音阻的比值Z-因素等參數(shù)和蒸發(fā)前提條件處理, 沉積和后續(xù)條件處理等設(shè)定值，每一膜層的目標(biāo)蒸發(fā)速率、膜厚以及過程段的速率設(shè)點(diǎn)的控制參數(shù)。

通過置于鍍膜機(jī)真空室內(nèi)的石英晶振探頭和振蕩器測(cè)得即時(shí)的晶振振蕩頻率，從而通過薄膜厚度監(jiān)測(cè)控制系統(tǒng)的程序算法計(jì)算出蒸發(fā)速率和膜厚并顯示。

在設(shè)定為自動(dòng)開始模式下，當(dāng)鍍膜達(dá)到設(shè)定穩(wěn)定的蒸發(fā)速率時(shí)，打開擋板，正式鍍膜，進(jìn)入PID閉環(huán)自動(dòng)控制。晶振膜厚控制系統(tǒng)從晶振探頭獲得即時(shí)蒸發(fā)速率，并和用戶設(shè)定的蒸發(fā)速率相比較得誤差信號(hào)，該誤差信號(hào)經(jīng)PID算法計(jì)算得控制信號(hào)，經(jīng)D/A數(shù)模轉(zhuǎn)換器轉(zhuǎn)換，實(shí)現(xiàn)對(duì)電子槍燈絲兩端的電壓調(diào)節(jié)。如果該層膜厚度已到，薄膜厚度監(jiān)測(cè)控制系統(tǒng)驅(qū)動(dòng)擋板控制模塊去關(guān)閉擋板，同時(shí)判斷膜系是否鍍完，如果是則退出循環(huán)鍍膜結(jié)束，否則程序載入下一膜層的控制參數(shù)，根據(jù)設(shè)定的膜層控制參數(shù)進(jìn)行各個(gè)膜層的鍍膜自動(dòng)運(yùn)行，重復(fù)上述過程,直至鍍完整個(gè)膜系，程序流程圖見圖3。

4 結(jié) 論

系統(tǒng)采用Nios II IDE開發(fā)環(huán)境集成的C/OS-II嵌入式操作系統(tǒng)，設(shè)計(jì)晶振膜厚控制系統(tǒng)的鍍膜監(jiān)控用戶菜單顯示界面。實(shí)現(xiàn)人機(jī)交互觸摸屏的鍍膜監(jiān)控界面，監(jiān)控鍍膜中各項(xiàng)數(shù)據(jù)變化，隨時(shí)掌握蒸發(fā)速率、鍍膜厚度、輸出功率及時(shí)間變化，并同步顯示動(dòng)態(tài)的曲線圖流程。石英晶體薄膜厚度監(jiān)測(cè)控制系統(tǒng)的主界面顯示設(shè)計(jì)見圖4。

系統(tǒng)以FPGA硬件為平臺(tái)，有機(jī)地結(jié)合嵌入式軟件設(shè)計(jì)和光學(xué)鍍膜技術(shù)，運(yùn)用石英晶體監(jiān)控法，通過采集石英晶體監(jiān)控的信號(hào)數(shù)據(jù)和PID控制進(jìn)行綜合處理，實(shí)現(xiàn)一個(gè)基于FPGA嵌入式平臺(tái)的石英晶體薄膜厚度監(jiān)測(cè)控制系統(tǒng)。