低溫漂高抑制比帶隙基準(zhǔn)電壓源設(shè)計(jì)*

羅治民，劉伯權(quán)，郭佳佳

（湘潭大學(xué)微電子科學(xué)與工程系，湖南湘潭 411105）

1 引言

帶隙基準(zhǔn)電壓源是許多模擬集成電路中的重要模塊，作為基本參考源直接給電路提供高精度和高穩(wěn)定性基準(zhǔn)電壓，被廣泛應(yīng)用于集成傳感器、電壓調(diào)整器、鎖相環(huán)、低噪聲放大器等電路中[1-2]。因此，帶隙基準(zhǔn)電壓源對(duì)電路的性能具有決定性的影響。集成電路的發(fā)展以及應(yīng)用環(huán)境需求的提高對(duì)帶隙基準(zhǔn)電壓源的性能要求也愈來愈高，帶隙基準(zhǔn)電壓源的性能取決于溫漂系數(shù)、電源抑制比、輸出電壓精度及溫度范圍等[3]。而傳統(tǒng)一階帶隙基準(zhǔn)電壓源的溫漂系數(shù)在20×10-6/℃～100×10-6/℃，已經(jīng)無法滿足低溫漂系數(shù)的要求[4]，因此需要進(jìn)一步降低傳統(tǒng)帶隙基準(zhǔn)電壓源的溫漂系數(shù)。

降低傳統(tǒng)帶隙基準(zhǔn)電壓源的溫漂系數(shù)除了對(duì)雙極型晶體管基極-發(fā)射極電壓VEB展開式一階溫度項(xiàng)進(jìn)行曲率補(bǔ)償外，在此基礎(chǔ)上還需要對(duì)高階溫度項(xiàng)進(jìn)行曲率補(bǔ)償。目前高階曲率補(bǔ)償技術(shù)有采用不同的溫度系數(shù)電阻補(bǔ)償[5]、指數(shù)補(bǔ)償[6]、采用兩個(gè)帶隙基準(zhǔn)電路相減補(bǔ)償[7]、分段補(bǔ)償[8-9]等。采用不同的溫度系數(shù)電阻補(bǔ)償?shù)碾娮桦S溫度變化非線性，受工藝影響較大；指數(shù)補(bǔ)償利用晶體管增益的指數(shù)相關(guān)性進(jìn)行補(bǔ)償，晶體管占用版圖面積較大，并且使帶隙基準(zhǔn)電壓源的其他性能指標(biāo)下降；采用兩個(gè)帶隙基準(zhǔn)電路相減補(bǔ)償電路結(jié)構(gòu)比較復(fù)雜并且不易調(diào)控，故分段補(bǔ)償是目前最常用的補(bǔ)償方式。文獻(xiàn)[10]、[11]中提到的分段補(bǔ)償電路通過比較正、負(fù)溫度系數(shù)電流大小，控制開關(guān)管的開啟狀態(tài)以進(jìn)一步控制補(bǔ)償電流，能使溫漂系數(shù)達(dá)到4×10-6/℃左右，效果并不理想，因?yàn)檎?、?fù)溫度系數(shù)電流的大小隨溫度有微小波動(dòng)，電路不易調(diào)控，并且額外增加正、負(fù)溫度系數(shù)電流產(chǎn)生電路使得電路結(jié)構(gòu)變得更復(fù)雜。在文獻(xiàn)[12]中提到的分段補(bǔ)償電路，高溫段補(bǔ)償是將MOS管漏、源極旁接在輸出電阻兩端，柵極接在輸出電壓上，電路結(jié)構(gòu)簡單，能使溫漂系數(shù)降低到0.728×10-6/℃，但是電路的電源抑制比下降到只有-40～-50 dB，從而導(dǎo)致電路對(duì)電源波動(dòng)抑制能力下降，因?yàn)闁艠O直接接在輸出電壓上，當(dāng)電源電壓波動(dòng)時(shí)，MOS管的柵源電壓波動(dòng)較大，導(dǎo)致輸出電壓波動(dòng)較大，從而使電路的電源抑制比下降。

基于以上的分析，本文設(shè)計(jì)了一種電流抽取與注入結(jié)構(gòu)的補(bǔ)償電路，能有效地降低溫漂系數(shù)。補(bǔ)償電路在基準(zhǔn)輸出電壓隨溫度升高而增大的階段抽取一定大小的正溫度系數(shù)電流，在基準(zhǔn)輸出電壓隨溫度升高而減小的階段注入一定大小的正溫度系數(shù)電流，通過只抽取或注入單一的正溫度系數(shù)電流，電路容易實(shí)現(xiàn)，選擇合適阻值的電阻來控制開關(guān)管開關(guān)狀態(tài)，調(diào)試電流鏡中MOS管的寬長比來控制補(bǔ)償電流的大小，從而使基準(zhǔn)輸出電壓的溫漂系數(shù)得到優(yōu)化。

2 帶隙基準(zhǔn)原理

本文設(shè)計(jì)的帶隙基準(zhǔn)核心電路如圖1所示[13]。基于放大器的鉗位結(jié)構(gòu)產(chǎn)生正溫度系數(shù)電流I0、I1，通過設(shè)置電阻R0的阻值和MP3、MP4的寬長比來控制I0、I1電流的大小，并由電流鏡鏡像為Iref，注入到電阻R1上得到正溫度系數(shù)電壓VR1，并與負(fù)溫度系數(shù)電壓VEB1按一定權(quán)重相加，得到帶隙基準(zhǔn)核心電路的基準(zhǔn)輸出電壓Vref：

式（1）中：VEB1是雙極型晶體管Q1的基極-發(fā)射極的電壓，Iref是正溫度系數(shù)電流。根據(jù)MP1、MP2及MP5構(gòu)成電流鏡并由鏡像關(guān)系，有Iref=I0=I1。

正溫度系數(shù)電流產(chǎn)生電路工作原理為：運(yùn)算放大器OP與MP1、MP2構(gòu)成負(fù)反饋環(huán)路，使電阻R0上端A點(diǎn)和MOS管MP4源端B點(diǎn)電位近似相等，根據(jù)平方律公式[14]，由此可得：

式（2）中：μp和Vtp分別為PMOS管的空穴遷移率和閾值電壓，Cox是單位面積柵氧化層電容，PMOS管MP3的寬長比為(W/L)3設(shè)為m2，而MP4的寬長比為(W/L)4設(shè)為 1，令 β=μpCox(W/L)4。則有：

圖1 帶隙基準(zhǔn)核心電路

根據(jù)式（3）可以推導(dǎo)出電流的溫度系數(shù)：

式（4）中：遷移率的負(fù)溫度系數(shù)的值為-4300×10-6/℃，電阻的正溫度系數(shù)值為 1000×10-6/℃[15]，帶入到式（4），可知I0、I1隨溫度的升高而增大，即具有正溫度系數(shù)。

溫度系數(shù)為負(fù)的VEB1在溫度為27℃時(shí)，溫度系數(shù)在-1.5 mV/℃左右，再根據(jù)式（1），調(diào)節(jié)好正溫度系數(shù)電流Iref的大小和電阻R1的阻值，即可得到溫漂系數(shù)較小的基準(zhǔn)輸出電壓。

3 帶隙基準(zhǔn)電路結(jié)構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的帶隙基準(zhǔn)輸出電壓的溫度曲線呈現(xiàn)開口向下的拋物線變化趨勢(shì)，即先隨溫度升高而增大，到達(dá)一定值后再隨溫度升高而減小。在基準(zhǔn)電壓增大階段，表明正溫度系數(shù)大于負(fù)溫度系數(shù)。在基準(zhǔn)輸出電壓減小階段，表明正溫度系數(shù)小于負(fù)溫度系數(shù)。而基準(zhǔn)輸出電壓的正溫度系數(shù)就是電流Iref的正溫度系數(shù)，負(fù)溫度系數(shù)就是電壓VEB的負(fù)溫度系數(shù)。在電路中晶體管VEB的負(fù)溫度系數(shù)的大小是不可通過電流來改變的，因此可通過調(diào)節(jié)電流Iref來降低基準(zhǔn)輸出電壓源的溫漂系數(shù)。在基準(zhǔn)輸出電壓隨溫度升高而增大階段，減小正溫度系數(shù)電流Iref，以此減小基準(zhǔn)電壓的增大；在基準(zhǔn)輸出電壓隨溫度升高而減小階段，增大正溫度系數(shù)電流Iref，以此減小基準(zhǔn)輸出電壓的減小，從而達(dá)到降低帶隙基準(zhǔn)輸出電壓溫漂系數(shù)的目的。

本文設(shè)計(jì)的高階曲率補(bǔ)償帶隙基準(zhǔn)電壓源整體電路如圖2所示，由帶隙基準(zhǔn)核心電路、高階曲率補(bǔ)償電路兩部分組成。其中VCC是接供電電源，GND是接地端。帶隙基準(zhǔn)核心電路由晶體管MP5、MP6、MP7、MP8構(gòu)成的差分放大器鉗位使晶體管MP4的柵源電壓與MP3的柵源電壓差加載到電阻R0上，從而產(chǎn)生一個(gè)正溫度系數(shù)電流，晶體管MN1、MN2、MP9構(gòu)成恒流源為差分放大器提供偏置電流使其正常工作，晶體管MP1、MP2、MP10構(gòu)成電流鏡將正溫度系數(shù)電流鏡像到輸出端，注入到電阻R1上形成正溫度系數(shù)電壓，再加上雙極型晶體管的基極-發(fā)射極的負(fù)溫度系數(shù)電壓，構(gòu)成帶隙基準(zhǔn)核心電路。

高階曲率補(bǔ)償電路通過NMOS管的導(dǎo)通在基準(zhǔn)輸出電壓上升階段抽取相應(yīng)的正溫度系數(shù)電流來降低電壓的上升速率，在基準(zhǔn)輸出電壓下降階段注入相應(yīng)的正溫度系數(shù)電流來降低電壓的下降速率，以此來降低帶隙基準(zhǔn)輸出電壓的溫漂系數(shù)。晶體管MP10與MP12 構(gòu)成電流鏡，晶體管 MN3、MN5、MN7、MN9 的漏源極產(chǎn)生一個(gè)鏡像于晶體管MP9的正溫度系數(shù)電流。如果開關(guān)管MN4、MN6、MN8都導(dǎo)通，則晶體管MN5、MP14、M916 的漏源極會(huì)鏡像晶體管 MN3、MN7、MN9的正溫度系數(shù)電流。晶體管MP11也與MP10構(gòu)成鏡像電流源，在晶體管MP11的支路上產(chǎn)生一個(gè)正溫度系數(shù)電流，于是在電阻R3、R4、R5上端產(chǎn)生正溫度系數(shù)電壓V3、V4、V5，它們隨著溫度的升高而增大，其大小控制著開關(guān)管MN4、MN6、MN8的開啟關(guān)閉狀態(tài)。隨著溫度升高到一定值，使得V3大于開關(guān)管MN4的開啟電壓，由晶體管MN4、MN5構(gòu)成的支路導(dǎo)通，抽取相應(yīng)的正溫度系數(shù)電流使流過R1的電流減小，從而降低基準(zhǔn)輸出電壓的上升速率，當(dāng)溫度繼續(xù)上升時(shí)開關(guān)管MN4一直導(dǎo)通。當(dāng)電壓V4大于開關(guān)管MN6的開啟電壓時(shí)，由晶體管 MN6、MN7、MP13、MP14組成的支路導(dǎo)通，晶體管MP14的支路鏡像晶體管MN7的正溫度系數(shù)電流注入到電阻R1上，從而降低基準(zhǔn)輸出電壓的下降速率。隨著溫度升高時(shí)抽取的電流越來越大于注入的電流，所以需要再注入電流，當(dāng)電壓V5大于開關(guān)管MN8的開啟電壓時(shí)，由晶體管MN8、MN9、MP15、MP16 組成的支路導(dǎo)通，晶體管MP16的支路鏡像晶體管MN9的正溫度系數(shù)電流注入到電阻R1上，從而降低基準(zhǔn)輸出電壓的下降速率。

圖2 分段線性補(bǔ)償帶隙基準(zhǔn)電壓源電路

設(shè)置好 R3、R4、R5的阻值，使得溫度為 T1、T2、T3時(shí)開關(guān)管 MN4、MN6、MN8 分別開啟，其中-40℃＜ T1＜T2＜T3＜125 ℃，Iref為流過 R1的正溫度系數(shù)電流，Vtp為開關(guān)管 MN4、MN6、MN8 的開啟電壓。若 T＜T1時(shí)，則有：

若 T1≤T＜T2時(shí)，則有：

若 T2≤T＜T3時(shí)，則有：

若T＞T3時(shí)，則有：

4 仿真結(jié)果

基于0.5 μm CMOS工藝庫，使用Cadence Spectre軟件對(duì)本文所設(shè)計(jì)的高階曲率補(bǔ)償?shù)膸痘鶞?zhǔn)電壓源電路進(jìn)行仿真。當(dāng)電源電壓為5 V、溫度在-40～+125℃范圍內(nèi)時(shí)，基準(zhǔn)電路補(bǔ)償前后的溫度特性曲線仿真結(jié)果如圖3及圖4所示，曲線上下起伏波動(dòng)幅度可反映溫漂系數(shù)大小，而溫漂系數(shù)越小即基準(zhǔn)輸出電壓隨溫度變化的起伏波動(dòng)越小，表明基準(zhǔn)輸出電壓具有較好的溫度穩(wěn)定性。由Spectre軟件計(jì)算，可得未補(bǔ)償時(shí)基準(zhǔn)輸出電壓溫漂系數(shù)為7.833×10-6/℃，而補(bǔ)償后的溫漂系數(shù)僅為0.5057×10-6/℃。故基準(zhǔn)輸出電壓的溫漂系數(shù)精度提高15.5倍，補(bǔ)償電路具有良好的補(bǔ)償效果。

圖3 補(bǔ)償前的基準(zhǔn)輸出電壓溫度曲線

圖4 補(bǔ)償后的基準(zhǔn)輸出電壓的溫度曲線

圖5 帶隙基準(zhǔn)輸出電壓隨電源電壓變化曲線

電路的直流仿真情況，在室溫為27℃下，電源電壓從0～5 V變化時(shí)，得到帶隙基準(zhǔn)輸出電壓Vref隨電源電壓的變化曲線，如圖5所示，電路在電源電壓為2.4 V時(shí)即可正常工作，帶隙基準(zhǔn)輸出電壓典型值為1.151 V。

圖6 帶隙基準(zhǔn)源的電源抑制比曲線

在電源電壓為5 V時(shí)，對(duì)帶隙基準(zhǔn)電壓源的電源抑制比進(jìn)行仿真，如圖6所示。從圖6可知，在低頻段時(shí)帶隙基準(zhǔn)電壓源的電源抑制比為-81.8 dB，具有良好的電源波動(dòng)抑制能力。

本文與其他文獻(xiàn)中基準(zhǔn)電壓源性能的比較如表1所示。本設(shè)計(jì)基準(zhǔn)電路具有較低的溫漂系數(shù)，而且電源抑制比也比較高。

表1 基準(zhǔn)電壓源性能比較

5 版圖設(shè)計(jì)

對(duì)上述整體電路的版圖繪制，通過用四方交叉來實(shí)現(xiàn)放大器輸入對(duì)管高度匹配性，在雙極晶體管周圍增加Dummy器件使中間有效器件刻蝕一致，以達(dá)到晶體管的匹配設(shè)計(jì)。電阻采用Poly電阻，選擇合適阻值作為根器件，其他阻值通過根器件的串、并聯(lián)得到，并在兩端增加Dummy電阻以達(dá)到電阻匹配。各模塊加上保護(hù)環(huán)抑制閂鎖效應(yīng)和噪聲，再通過合理的布局布線，最終繪制的版圖如圖7所示，總面積為195 μm×184 μm。由于電路結(jié)構(gòu)簡單并且器件數(shù)目較少，所以芯片面積有較大的優(yōu)化。

圖7 帶隙基準(zhǔn)源版圖

6 總結(jié)

本文提出的帶隙基準(zhǔn)源通過加入電流抽取與注入的補(bǔ)償電路，在不同溫度段對(duì)輸出端電流進(jìn)行抽取或注入，只抽取或注入正溫度系數(shù)電流，電路結(jié)構(gòu)簡單且易于調(diào)試，通過調(diào)整電流鏡中MOS管的寬長比，能精確地控制輸出端的電流大小，有效降低了帶隙基準(zhǔn)電壓源的溫漂系數(shù)。在0.5 μm CMOS工藝模型下，使用Cadence Spectre軟件對(duì)電路進(jìn)行仿真。電源電壓為5 V，溫度在-40～+125℃范圍內(nèi)，基準(zhǔn)電壓源的溫漂系數(shù)僅為0.5057×10-6/℃，在低頻段時(shí)，電路的電源抑制比為-81.8 dB。