高速光接收機中低溫漂基準電壓源設(shè)計

童 偉，任 軍

(成都嘉納海威科技有限責任公司，成都 610000)

1 引言

光纖通信系統(tǒng)大大提升了通信容量和信息傳輸速度，推動了光通信芯片的廣泛應用。高速光接收芯片的性能（靈敏度、動態(tài)范圍、噪聲等）對光信號傳輸質(zhì)量至關(guān)重要。而以跨阻放大器為核心的模擬前端是光接收機芯片中最重要的模塊，其噪聲和動態(tài)范圍直接決定了整個光接收機芯片的靈敏度和動態(tài)范圍。因此，模擬前端的性能決定了光接收機乃至整個光纖通信系統(tǒng)的性能。而在光接收機芯片中，集成有高靈敏模擬前端、帶寬/增益控制邏輯等諸多高速度、高帶寬和高靈敏模塊，為保證各個模塊之間的獨立工作，通常采用PMU單獨為每個模塊產(chǎn)生相應的供電，以保證光接收機芯片的整體性能。因此，PMU中需要設(shè)計低溫度系數(shù)電壓基準源為各電源調(diào)整模塊提供穩(wěn)定、不受工藝偏差影響的參考。

低溫度系數(shù)電壓基準源的設(shè)計由來已久。工業(yè)界和學術(shù)界進行了大量卓有成效的工作。傳統(tǒng)意義上的電壓基準源通過疊加負溫系數(shù)VBE電壓和正溫系數(shù)ΔVBE實現(xiàn)[1-2]。為了進一步消除VBE中的非線性部分，一系列的高階溫度補償技術(shù)得以發(fā)展，包括分段線性補償技術(shù)[3-4]、亞閾工作MOSFET補償技術(shù)[5-7]、指數(shù)補償技術(shù)[8]等。從工程應用角度而言，常規(guī)一階補償結(jié)構(gòu)已經(jīng)可以滿足以電源產(chǎn)品為代表的低精度應用，設(shè)計者更關(guān)心的是如何保證量產(chǎn)的一致性和規(guī)避工藝偏差的影響。

本文第2節(jié)主要介紹本文提出的低溫度系數(shù)電壓基準源的基本原理；第3節(jié)介紹電壓基準源電路結(jié)構(gòu)、OOS補償電路結(jié)構(gòu)；第4節(jié)介紹電路仿真結(jié)果和測試結(jié)果；第5節(jié)給出結(jié)論。

2 光接收芯片的PMU原理

高速光接收機芯片中，電源完整性問題不容忽視。片上PMU的設(shè)計直接關(guān)系到產(chǎn)品的噪聲、穩(wěn)定性、一致性[9]。通常片上電源需要滿足低噪聲、高響應速度、高電源抑制和高一致性。性能良好的片上電源通常需要具備以下幾個特點：

（1）較低的噪聲。提供低噪聲的供電，可以有效降低跨阻放大器由電源引入的噪聲，提升跨阻放大器的信噪比。

（2）較高的響應速度。光纖通信系統(tǒng)具有大動態(tài)范圍、高傳輸速度，因此片上電源的控制帶寬要與光接收機比特率相適應。一般需要規(guī)定滿功率快速跳變時的電源變化范圍，若帶寬太小，動態(tài)響應過程中片上電源超出了允許的范圍，往往會帶來誤碼，影響信號質(zhì)量，嚴重時可能使功能失效。

（3）較高的PSR。PSR表征了片上電源對供電的高頻成分抑制作用。高速光接收機芯片中各個模塊共用的電源往往存在不同模塊不同工作狀態(tài)情況下的跳變，因此共用電源往往存在大幅度的擾動。片上電源需提升PSR性能，為各模塊去除電源中的高頻成分，因此高靈敏度的接收機芯片必須具有高PSR的片上電源系統(tǒng)。

（4）較高的一致性。對于量產(chǎn)產(chǎn)品而言，批次一致性是至關(guān)重要的指標。而對電源而言，為保證精度（例如0.5%），需要對參考電壓基準源進行修調(diào)。但修調(diào)的方式引入了額外的加工步驟，增加了測試成本或片上測試電路面積。由于片上PMU輸出通道較多，希望電壓基準源不修調(diào)的情況下保證足夠的精度和低溫度系數(shù)，從而降低測試的工作量。

本文介紹的高速光接收芯片片上PMU功能框圖如圖1所示。

圖1 高速光接收芯片片上PMU電路功能框圖

在PMU的設(shè)計中，共用一個帶隙基準電壓源，而后送入到各個電壓調(diào)整器中。片上電壓調(diào)整器采用Capless-LDO形式設(shè)計，采用NMOS作為調(diào)整管，以得到較好的高頻PSR能力。通過運放鉗位VOUT分壓后電壓到基準電壓VREF，從而為各個模塊提供相應的供電。

3 低溫度系數(shù)電壓基準源電路設(shè)計

3.1 電壓基準源核心電路設(shè)計

基準電路的作用是產(chǎn)生一個與溫度和電壓無關(guān)的基準電壓VREF，基準電壓大小為1.2 V，本文采用了如圖2所示的一階溫度補償帶隙基準結(jié)構(gòu)[1]。Q1、Q2為PNP晶體管，其中Q2發(fā)射極面積為Q1的8倍。運放AZ-OP鉗位Q1發(fā)射極和R1，因此R1電流為PTAT電流。MN1受AZ-OP控制，其源極為基準電壓VREF輸出。左邊虛線框內(nèi)為啟動電路，當EN為高時，PMOS管MP1、MP2、MP3開啟，MN3和Q3導通。MN2連接了VREF和VDD，從而為VREF節(jié)點注入電流。當基準核心電路啟動后，VREF電壓上升，關(guān)閉MN2管，完成啟動過程?；鶞孰妷旱谋磉_式為：

對于運放AZ-OP而言，由于MOS器件存在較大的閾值電壓適配，且單位電流產(chǎn)生的跨導較小，因此相比雙極工藝而言，MOS器件構(gòu)成的運放失調(diào)電壓較大?？紤]失調(diào)電壓的情況下，基準表達式變?yōu)椋?/p>

因此基準電壓受到了失調(diào)電壓的影響，而且失調(diào)電壓被增加了(1+R2/R1)倍。從式（2）可以看到，失調(diào)電壓同時對基準的輸出精度和溫度系數(shù)產(chǎn)生了影響，在批量生產(chǎn)中將產(chǎn)生較大影響[10]。

圖2 本文采用的電壓基準源電路

3.2 OOS技術(shù)

采用CMOS工藝的集成運放失調(diào)電壓一般在1～20 mV之間。為了降低電壓基準源中運算放大器失調(diào)電壓對基準電壓精度和溫度系數(shù)的影響，需要對失調(diào)電壓進行消除。常見的失調(diào)電壓消除方法主要包含了自調(diào)零（Auto Zero）、斬波（Chopping）和相關(guān)雙采樣（Correlated Double Sample，CDS）3種方式。本文采用了 OOS（輸出失調(diào)存儲，Output Offset Storage）技術(shù)[2]，通過采保電路存儲輸出失調(diào)電壓，并對應產(chǎn)生失調(diào)電流補償輸出失調(diào)電流，得到了不同PVT情況下失調(diào)電壓的消除效果，可以視為自調(diào)零技術(shù)的一類實現(xiàn)方法。

圖3所示為OOS技術(shù)原理介紹[3-4]。其中端口VIN,P和VIN,N為運放的輸入，VOUT為運放的輸出。運放輸入受開關(guān)k1、k2控制，主放大器為Gm，-gm為輔助放大器。k3和 C1、k4和 C2構(gòu)成了兩個采樣-保持電路（Sample-Hold）。在時鐘控制下，不同時刻有著不同的等效電路。在 Φ 有效時，k1、k4關(guān)閉，k2、k3開啟。主放大器Gm表現(xiàn)為正常的放大器，而C1上存儲的電壓通過gm輸出電流疊加在Gm的輸出，此電流在主放大器Gm的輸入等效為一個失調(diào)電壓。在Φ無效時，k1、k4開啟，k2、k3關(guān)閉。主放大器Gm的輸入端連接在一起，等效為輸入失調(diào)電壓作為Gm的輸入，從而產(chǎn)生了輸出失調(diào)電壓。-gm此時連接為單位增益反饋電路，主放大器的輸出失調(diào)電壓被-gm所捕獲，并疊加響應的電流在主放大器的輸出端，從而消除掉主放大器的輸出失調(diào)電流。下一個相位，在 Φ 有效時，k1、k4關(guān)閉，k2、k3開啟。C1存儲的電壓通過-gm產(chǎn)生失調(diào)電流，疊加到Gm的輸出端，從而消除Gm的輸入失調(diào)電壓。在這個過程中，Gm的輸出失調(diào)電壓經(jīng)過了采樣、消除過程，因此稱之為輸出失調(diào)存儲（Output Offset Storage，OOS）技術(shù)。相比傳統(tǒng)的自調(diào)零技術(shù)，OOS技術(shù)實現(xiàn)較為簡單，通過電流運算方式而不是電壓方式進行失調(diào)電壓的消除，具有更加緊湊的片上面積和較好的工藝適應性。

圖3 OOS技術(shù)

3.3 采用OOS技術(shù)的運算放大器設(shè)計

圖4給出了采用OOS技術(shù)的運算放大器電路圖。

（1）時間段A，時鐘這時為一個固定電平，使BANDGAP工作在常規(guī)模式。M1導通，M2和M3關(guān)斷。M4關(guān)斷，M5導通，即運放的兩個輸入端VIP和VIN分別接到BANDGAP需要鉗位的兩端node1和node2。由于運放的功能是把兩個輸入端的電壓鉗成一樣，所以這時VIP和VIN1端相等，而VIP和VIN之間差7 mV。

圖4 AZ-OP的具體實現(xiàn)電路圖

（2）時間段B，VCP這時為一個高電平，VCN為低電平，使BANDGAP工作在非常規(guī)模式。M1關(guān)斷，M2和M3導通。M4導通，M5關(guān)斷，即運放的兩個輸入端VIP和VIN都接到BANDGAP需要鉗位的一端node2。由于這時強制性地保證VIP和VIN相等，所以這時VIP和VIN1之間差7 mV，而且由于是將VIP從連接到node1切換為連接到node2，所以VIP跳變?yōu)楹蚔IN相等，即現(xiàn)在VIP比VIN1低7 mV。由于VIP和VOUT_OPA極性相同，所以VOUT_OPA變低。由于VFP在這半個時鐘周期直接跟隨VOUT_OPA，所以VFP也變低，并和VOUT_OPA相同；但由于這時VFN跟隨前半個時鐘周期的VOUT_OPA，所以VFN不變。

（3）時間段C，VCP這時為一個低電平，VCN為高電平，使BANDGAP工作在常規(guī)模式。M1導通，M2和M3關(guān)斷。M4關(guān)斷，M5導通，即運放的兩個輸入端VIP和VIN分別接到BANDGAP需要鉗位的兩端node1和node2。這時，由于M2和M3關(guān)斷，所以VFP和VFN都保持時間段B的值，即VFP和VFN都不變。由于這是常規(guī)工作模式，VFP比VFN低，經(jīng)過極性推導，會導致VOUT_OPA變高，經(jīng)過基準整體電路，從而導致VIP和VIN變高，以及VIN1變高，VREF變高。這時，運放需要鉗位的兩端node1和node2，即VIP和VIN會鉗到盡量一致。而VIP和VIN1有個壓差，可以這么理解：失調(diào)電壓等效成運放差分輸入對管的W或L尺寸不一樣，從而等效為VIP和VIN1有個壓差（將失調(diào)電壓設(shè)為零，運放差分輸入對管的左邊管的L由1 μm修改為1.1 μm，觀察運放的兩端輸入信號，和VIP和VIN時序波形效果相同）。

（4）時間段D為重復時間段B的過程。

（5）時間段E為重復時間段C的過程。

（6）最終達到的效果是VREF隨著時鐘在一個非常小的范圍內(nèi)波動（小于1 mV），即達到的效果是運放兩個輸入端的失調(diào)電壓經(jīng)過一定的時序，轉(zhuǎn)換為運放的兩個反饋端VFP和VFN之間有一定的電壓差，從而保證運放的輸出不受運放失調(diào)電壓的影響。

（7）如果從某個時刻開始，時鐘信號始終為低，即BANDGAP會一直工作在常規(guī)模式，M1導通，M2和M3關(guān)斷。M4關(guān)斷，M5導通。由于M2和M3等的漏電流的存在，VFP和VFN會逐漸趨于一致，失調(diào)電壓會重新逐漸影響VREF。經(jīng)過一段時間后，VREF即回到最初沒有時鐘時候的值。

4 電路仿真和版圖設(shè)計

本文所設(shè)計的低溫漂基準源基于0.18 μm CMOS工藝進行設(shè)計。將時鐘設(shè)置為延時100 μs，即開始時將時鐘信號設(shè)置為使BANDGAP工作在常規(guī)模式。運放輸入的VIN段到VIN1之間加入了7 mV的失調(diào)電壓。為了方便分析，將時鐘信號頻率設(shè)置為10 kHz，仿真結(jié)果如圖5所示。下面以時段來分析BANDGAP的工作過程。

圖5 典型工藝角仿真（TT，25℃）

該基準電路模塊中，通過BANDGAP_REGLATOR產(chǎn)生TIA芯片內(nèi)部需要的多組電源電壓，其優(yōu)點是保證TIA芯片各模塊工作電壓之間互相干擾小，隔離度高。在BANDGAP核心電路中引入了時鐘，通過時鐘消除BANDGAP核心電路中運放的失調(diào)，從而保證芯片的一致性。基準電路模塊中，時鐘產(chǎn)生電路擺幅很大，所以噪聲較大，所以在進行版圖布局時，時鐘產(chǎn)生電路的版圖單獨放在芯片右下角。同時，時鐘產(chǎn)生電路產(chǎn)生的時鐘信號需要送到基準電路模塊中的時鐘整形電路，再送到BANDGAP中的開關(guān)管。所以，在版圖布局時所有的時鐘線要盡量短，而且盡量少和基準電壓線以及電源線交叉，否則輸出基準電壓上的毛刺會明顯增大。

采用該結(jié)構(gòu)的低溫漂基準電壓源測試結(jié)果如表1所示，可以看到溫度系數(shù)完全滿足指標要求。

表1 電壓基準源量產(chǎn)測試結(jié)果

5 結(jié)論

本文介紹了一種應用于高速光接收芯片中的低溫度系數(shù)電壓基準源設(shè)計，所采用的OOS技術(shù)有效消除了工藝波動導致的失調(diào)電壓對電壓基準源的影響，在運放輸入端的初始失調(diào)電壓為7 mV時，輸入失調(diào)電壓可被降低到0.1 mV以下，溫度系數(shù)最高為20.5×10-6/℃。量產(chǎn)測試結(jié)果顯示該設(shè)計具有良好的性能。