一種曲率補償?shù)膸痘鶞孰妷涸丛O計

蔣祥倩，杜西亮，畢克娜，鄒豐謙

（黑龍江大學電子工程學院，哈爾濱 150000）

1 引言

帶隙基準電壓源是模擬集成電路設計中一個非常重要的模塊，由于它能夠產生一個不依賴于電源電壓和溫度變化的直流電壓，因此被廣泛應用于ADC、DAC和LDO電路中[1]。溫度系數(shù)和電源電壓抑制比是帶隙基準電壓源兩大至關重要的參數(shù)，一個高性能的帶隙基準電壓源應當具有低溫度系數(shù)（TC）和高電源電壓抑制比（PSRR）[2]。文獻[3]利用增加一條由三極管和電阻組成的負反饋支路，直接對輸出電壓中隨溫度變化的高階項進行補償，在-55～125℃范圍內，獲得了1.65×10-6/℃的溫度系數(shù)。文獻[4]利用曲率補償方法在一個較大的溫度范圍內消除高階溫度系數(shù)的影響，在-40～125℃的溫度范圍內，獲得了4.1×10-6/℃的溫度系數(shù)。文獻[5]設計了一種無運算放大器的帶隙基準電路，電路采用0.5μm BCD工藝進行仿真，在-40～150℃的溫度范圍內，溫度系數(shù)為8.07×10-6/℃。文獻[6]通過在低溫段進行二階補償、在高溫段進行高階補償，使得基準電壓源輸出在設計標準下趨于穩(wěn)定，在-25～125℃的溫度范圍內，溫度系數(shù)為3.12×10-6/℃。文獻[7]采用補償電流原理設計出二階溫度補償帶隙基準電壓源，在-40～125℃的溫度范圍內，最小溫度系數(shù)為3.47×10-6/℃。文獻[8]采用分段曲率補償技術在傳統(tǒng)Borkaw帶隙基準源的結構上進行改進，在-40～120℃的溫度范圍內，獲得了4.292×10-6/℃的溫度系數(shù)。

本文在傳統(tǒng)帶隙基準電壓源電路的基礎上，通過四輸入運算放大器完成和的加權相加，在運放的輸出端產生和溫度無關的基準電壓?；贑SMC公司0.5μm CMOS工藝，在-40～100℃的溫度范圍內進行仿真，溫度系數(shù)可達1.415×10-6/℃，輸出電壓導數(shù)的擺幅swing為 18.04 μV/℃，版圖面積為 331.795 μm×213.1 μm。

2 傳統(tǒng)帶隙電壓基準的基本原理

將兩個相反溫度系數(shù)的電壓以適當?shù)臋嘀叵嗉?，最終得到具有零溫度系數(shù)的基準電壓[9]。其原理如圖1所示。

圖1 帶隙電壓基準的一般原理

基本表達式為：

對于一個雙極性晶體管，其集電極電流IC與基級-發(fā)射極電壓VBE的關系為：

其中，Is是雙極性晶體管的飽和電流，VT是熱電壓，k是玻爾茲曼常量，k=1.38×10-23J，q是電子電量，q=1.602×10-19C。

則VBE公式為：

VBE對T求導可以得到VBE電壓的溫度系數(shù)為：

兩個同樣的晶體管，如果它們的發(fā)射極面積之比為N:1，則它們的基級-發(fā)射極電壓差值為：

VBE的差值就表現(xiàn)出正溫度系數(shù)：

利用上面的正負溫度系數(shù)的電壓，實現(xiàn)零溫度系數(shù)的電壓，關系式為：

2.1 利用PTAT電流產生基準電壓

原理：先產生一個與絕對溫度成正比(PTAT)的電流，再通過電阻將該電流轉變?yōu)殡妷?，并與晶體管的相加，最終獲得和溫度無關的基準電壓[10]。

基本電路結構如圖2所示：兩個雙極型晶體管Q1和Q2的基級-發(fā)射極電壓的差值與絕對溫度成正比。將該電壓差作用在一個電阻R1上，并利用電流鏡拷貝流過該電阻的電流，就可以獲得PTAT電流。

圖2 PTAT電流構成的帶隙電壓基準

輸出基準電壓VREF表達式為：

2.2 在運放的輸出端產生基準電壓

原理：通過運算放大器完成和的加權相加，在運放的輸出端產生和溫度無關的基準電壓[11]。

基本電路結構如圖3所示，由于運放的存在，使得節(jié)點X和Y有相同的電位，即VX=VY，又令R1=R2，因此流過晶體管Q1和Q2的電流值為：

再根據(jù)前面的分析，Q1和Q2的基級-發(fā)射極電壓的差值為VTln N，和絕對溫度成正比。因此流過電阻R2和R3的電流為，又因為IC,Q2=IR2，則運放輸出端電壓VREF為：

2.3 兩種帶隙基準結構的比較

2.3.1 驅動能力

利用PTAT電流產生的基準電壓不能直接為后續(xù)電路提供電流，因為后續(xù)電路如果直接從該帶隙電壓基準的輸出端獲得電流，則該電流是PTAT電流的一部分，由于后續(xù)電路對供電電流的需求不一定和絕對溫度成正比，因此無法保證流過電阻的電流仍和絕對溫度成正比，這就破壞了產生和溫度無關電壓基準的基礎，使帶隙電壓基準失去作用[12]，因此需要在帶隙電壓基準和后續(xù)電路中間加入緩沖器buffer，將帶隙電壓基準隔離，為后續(xù)電路提供電流。

圖3 運放構成的帶隙電壓基準

2.3.2 面積

在運放的輸出端產生基準電壓的電路結構，需要3個電阻，并且在N值較小的情況下，需要更大阻值的R1和R2，因此會消耗更多的芯片面積。

3 電路設計

本設計采用運放構成的帶隙電壓基準。電路原理圖如圖3所示。在R3上產生正溫度系數(shù)電壓VB3=VTln N。而VBE電壓是一個負溫度系數(shù)的電壓。輸出電壓是這兩個電壓的線性組合，即：

由于VT是一個一階溫度系數(shù)的電壓，通過調整的比率，可以讓一階溫度系數(shù)被完全抵消，從而得到和溫度無關的電壓。但是在實際應用中，我們還要考慮輸出電壓中得不到補償?shù)母唠A項。

VT和絕對溫度成正比，所以由VT引入的高階溫度項可以忽略。高階溫度系數(shù)主要是由于雙極晶體管VBE的溫度特性，有：

其中η電場因子是由工藝決定的常數(shù)，T0是給定的常數(shù)溫度。因為IC與溫度有關，設IC(T)=FTδ，則式（12）可變?yōu)椋?/p>

高階補償?shù)碾娐方Y構如圖4所示，在原有電路的基礎上加入補償電路。工作原理為：運放A2鎖定電壓得到的電流，通過電流鏡拷貝電流到晶體管Q3，使得Q2和Q3的VBE電壓間產生一個帶有T ln T的差值（因為VBE包含T ln T項）。Q2和Q3的VBE電壓作為運算放大器A1的一對輸入，Q1和Q2的VBE電壓作為運算放大器A1的另一對輸入，形成四輸入運放。其中，Q2和Q3的VBE電壓作為運算放大器A2的一對輸入的目的是在正常工作時，給Q1和Q2端提供一個T ln T項電壓差值，然后將這個差值項引入到運算放大器A2的輸出端，修正輸出電壓的溫度系數(shù)。

圖4 高階溫度補償?shù)膸痘鶞孰娐方Y構圖

溫度補償?shù)木唧w方法為：由于運算放大器A2的虛短特性，導致VBE2=VR4，因此經過電流鏡鏡像后，在Q2和Q3之間產生一個T ln T項的電壓。設此電壓值為C1×T ln T。同時在Q2和Q3的電壓差中還包含正溫度系數(shù)的項C2×T。因此輸出電壓VREF可以表示為：

其中gM1和gM2分別表示運算放大器A1兩個輸入對的跨導。在公式（15）中，常數(shù)C1和C2由電阻的阻值、溫度系數(shù)以及幾個三極管的VBE電壓控制；在此電路中可以通過調節(jié)電阻R4控制C1和C2的值。gM1和gM2的比例由兩個輸入對的工作點和寬長比決定。

圖5 帶隙基準電路圖

（1）MN0、MN1、MN2、MN3、MN4組成一組電流鏡，MP0、MP7、MP8、MP9、MP10組成一組電流鏡；

（2）為了使各個MOS都工作在飽和區(qū)，設MN0和MP0的VDS電壓在0.3 V左右，其由電阻R5和R6決定。通過直流掃描確定R5和R6的值。R5值為1.5 MΩ，R6值為1.2 MΩ。

（3）四輸入運算放大器：

設置 MP12、MP13和 MP14、MP15的 multiplier 分別為N1和 N2，使得

（4）晶體管 Q1:Q2:Q3=7:1:1。

（5）R3經過掃描仿真確定值為84.57 kΩ。

4 仿真結果分析

輸出電壓仿真結果如圖6所示，這是一個類似于正弦波的曲線，這是由于高階補償?shù)慕Y果。輸出電壓為1.2 V左右。

圖6 帶隙基準輸出電壓仿真曲線圖

溫度系數(shù)是衡量帶隙基準電壓源輸出電壓隨溫度變化的一個性能參數(shù)，其單位為×10-6/℃，表示當溫度變化1℃時，輸出電壓變化的百萬分比。其計算公式為[(基準電壓最大值-基準電壓最小值)/(基準電壓平均值×溫度范圍)]×106。表達式為：

本設計中，Tmax=100℃，Tmin=-40℃。通過仿真得到此帶隙基準電路的溫度系數(shù)為1.415×10-6/℃。

輸出電壓導數(shù)的擺幅“swing”仿真這個指標確定了電路的高階溫度補償?shù)臏蚀_度。其意義為VREF電壓導數(shù)的起伏幅度。在高階溫度項消去做得好時，導數(shù)的擺幅會明顯降低，表達式見公式（19），帶隙基準擺幅仿真結果如圖7所示。

圖7 帶隙基準swing仿真曲線圖

本文帶隙基準的版圖設計如圖8所示。為了減少寄生效應，PMOS管分布在版圖的上部分，NMOS管分布在下部分，雙極性晶體管Q1、Q2、Q3采用共質心匹配結構，整個版圖設計的面積為331.795 μm×213.1 μm，約為 0.07 mm2。

圖8 帶隙基準版圖

表1 本文設計與其他文獻的對比結果

5 結論

本設計基于CSMC公司0.5 μm CMOS工藝，在傳統(tǒng)帶隙基準電路的基礎上，采用高階補償?shù)姆椒ǎㄟ^四輸入運算放大器完成VBE和ΔVBE的加權相加，設計了一款超低溫漂的帶隙電壓基準，在-40～100℃的溫度范圍內進行仿真，溫度系數(shù)可達1.415×10-6/℃，輸出電壓導數(shù)的擺幅swing為18.04 μV/℃。版圖的設計采用“歐拉法則”和“共質心匹配”來減少MOS的寄生效應及閂鎖效應等，最終版圖面積約為0.07 mm2。