一種基于FPGA的短波數(shù)字接收機(jī)設(shè)計(jì)與實(shí)現(xiàn)*

李 路，楊建平，袁鳳國，羅 磊

（中國電子科技集團(tuán)公司第三十研究所，四川 成都 610041）

短波通信以其傳輸距離遠(yuǎn)、無需中繼、配置靈活、快速部署以及抗毀、抗干擾等特性，一直是戰(zhàn)略通信的主要手段，在軍事通信中始終占有重要地位。經(jīng)過多年的發(fā)展，除了具備基本的模擬話音通信能力外，短波電臺(tái)已經(jīng)由傳統(tǒng)的模擬電臺(tái)逐漸向帶寬更寬、跳速更快、擴(kuò)展功能更加多元化的數(shù)字化電臺(tái)發(fā)展。

一般而言，數(shù)字化的實(shí)現(xiàn)是通過采樣得到的。短波數(shù)字接收機(jī)作為短波電臺(tái)的主要組成部分，其性能直接影響整個(gè)系統(tǒng)的性能好壞。目前，短波數(shù)字接收機(jī)的設(shè)計(jì)方案很多，主要的區(qū)別在于對(duì)射頻前端信號(hào)的處理。對(duì)射頻信號(hào)的數(shù)字采樣一般分為三種：射頻低通直接采樣、射頻帶通采樣和寬帶中頻采樣[l]。根據(jù)奈奎斯特定理，采樣速率Fs應(yīng)滿足Fs≥2fmax，這樣得到的采樣信號(hào)才能被準(zhǔn)確還原。其中，F(xiàn)s為采樣頻率，fmax是被采樣信號(hào)的最高頻率。短波信號(hào)的頻段在3～30 MHz。如果采用直接射頻低通采樣，要滿足奈奎斯特采樣定律，那么采樣速率Fs要在60 MHz以上[2]。這要求DSP/FPGA處理器有很高的處理速度，以進(jìn)行后續(xù)的數(shù)字信號(hào)處理，而目前的處理器實(shí)現(xiàn)起來較為困難。根據(jù)帶通采樣原理，如果fmax≥ fmax-fmin，信號(hào)的最高頻率大于信號(hào)帶寬時(shí)，要準(zhǔn)確還原采樣信號(hào)，采樣速率必須滿足Fs≥2( fmax-fmin)，即采樣率大于信號(hào)帶寬的2倍。其中，fmax是被采樣信號(hào)的最高頻率，fmin為信號(hào)最低頻率。這種處理方法可以大大降低采樣率。但是，帶通信號(hào)存在于不同的頻帶內(nèi)，每個(gè)頻帶都對(duì)應(yīng)一個(gè)中心頻率，所以如果采用射頻帶通采樣方案，帶通采樣前，需經(jīng)過相應(yīng)中心頻率的濾波處理，否則會(huì)發(fā)生信號(hào)混疊失真[3]。由此可見，射頻帶通采樣雖然可以大大降低采樣率，但是額外帶來了不同中心頻點(diǎn)的帶通濾波處理需求。

寬帶中頻數(shù)字化的工作原理是，在模擬前端采用多次混頻體制，得到一個(gè)固定中心頻率的中頻信號(hào)。即首先將信號(hào)上變頻到一個(gè)高中頻抑制干擾和實(shí)現(xiàn)大動(dòng)態(tài)范圍AGC，之后將信號(hào)下變頻到規(guī)定輸出的中頻，然后將混頻后的信號(hào)模數(shù)轉(zhuǎn)換成數(shù)字信號(hào)，再送入DSP/FPGA等處理器完成下變頻濾波和解調(diào)[4]。經(jīng)過多次混頻不僅可以優(yōu)化ADC的動(dòng)態(tài)范圍和改善帶寬，而且此結(jié)構(gòu)得到的是中心頻率固定、帶寬適中的寬帶中頻信號(hào)。這樣處理不僅大大降低了DSP/FPGA的處理速度，而且沒有增加額外的濾波結(jié)構(gòu)，復(fù)雜度相對(duì)最低。綜合實(shí)際情況考慮，認(rèn)為這是最現(xiàn)實(shí)的實(shí)現(xiàn)方案。

1 設(shè)計(jì)思路

1.1 寬帶中頻數(shù)字采樣結(jié)構(gòu)

A/D變換前的電路主要由混頻器、濾波器和中頻放大器組成。寬帶中頻采樣數(shù)字結(jié)構(gòu)如圖1所示。

圖1 寬帶中頻采樣數(shù)字結(jié)構(gòu)

本方案中，A/D變換模塊前面的部分通常叫做射頻前端。首先，將天線接收的射頻信號(hào)利用本地頻率振蕩器混頻，得到一個(gè)高中頻信號(hào)抑制干擾和實(shí)現(xiàn)大動(dòng)態(tài)范圍AGC。其次，將信號(hào)通過第二個(gè)頻率振蕩器再次混頻，得到一個(gè)頻率合適后續(xù)數(shù)字器件處理的寬帶中頻信號(hào)。再次，此中頻信號(hào)經(jīng)過專門的ADC轉(zhuǎn)換芯片得到數(shù)字信號(hào)，進(jìn)入DSP/FPGA數(shù)字處理器進(jìn)行處理。最后，經(jīng)過DSP/FPGA模塊對(duì)采樣的數(shù)字信號(hào)進(jìn)行下變頻和解調(diào)，就可以恢復(fù)出原始的基帶信號(hào)。本方案采用FPGA進(jìn)行下變頻和解調(diào)處理。

1.2 數(shù)字接收處理模塊

數(shù)字接收處理模塊將中頻ADC采樣信號(hào)進(jìn)行下變頻處理和邊帶恢復(fù)，結(jié)構(gòu)如圖2所示。

圖2 數(shù)字接收機(jī)處理模塊

各模塊功能說明如下。

DDC：完成頻譜搬移、抽取、濾波等操作，得到相關(guān)頻譜的I/Q兩路基帶信號(hào)。

希爾伯特（Hilbert）變換：對(duì)DDC輸出的I/Q兩路基帶信號(hào)進(jìn)行Hilbert濾波。

單邊帶解調(diào)：對(duì)Hilbert濾波輸出的I/Q兩路基帶信號(hào)對(duì)信號(hào)進(jìn)行加減運(yùn)算實(shí)現(xiàn)上下邊帶切換，輸出LSB與USB基帶信號(hào)。

AM解調(diào)：對(duì)來自DDC輸出的I/Q兩路基帶信號(hào)進(jìn)行包絡(luò)檢波和AM解調(diào)，輸出AM基帶信號(hào)。

模式選擇：通過控制位進(jìn)行解調(diào)模式選擇，根據(jù)模式不同，分別輸出USB、LSB和CW/AM信號(hào)。詳細(xì)結(jié)構(gòu)如圖3所示。

其中，DDC模塊的詳細(xì)設(shè)計(jì)，如圖4所示。

圖3 模式選擇模塊詳細(xì)設(shè)計(jì)

圖4 DDC模塊詳細(xì)功能

（1）DDC抽取倍數(shù)

中頻采樣頻率4.915 2 MHz，基帶信號(hào)采樣頻率為9.6 kHz，抽取倍數(shù)為512。

（2）抽取濾波器

為了實(shí)現(xiàn)512倍抽取，需要多級(jí)級(jí)聯(lián)的抽取濾波器，包括CIC濾波器、半帶濾波器和FIR低通濾波器。其中，CIC抽取濾波器由三級(jí)級(jí)聯(lián)實(shí)現(xiàn)，各級(jí)抽取倍數(shù)分別為8-4-4，總共抽取倍數(shù)為128倍。半帶濾波器19-tap，處理時(shí)鐘頻率38.4 kHz，2倍抽取。FIR低通濾波器加Blackman窗，255-tap，截止頻率3.6 kHz，處理時(shí)鐘頻率19.2 kHz，2倍抽取。

各模塊功能說明如下。

NCO頻譜搬移：根據(jù)混頻器配置信息，通過信號(hào)發(fā)生器NCO產(chǎn)生正弦信號(hào)和余弦信號(hào)，將通道輸入的信號(hào)與正弦、余弦信號(hào)進(jìn)行相乘，完成頻譜搬移操作。

CIC濾波器：系統(tǒng)中的CIC濾波器主要完成6倍的內(nèi)插/抽取過程中的抗混疊濾波。

LPF低通濾波器：低通濾波器完成低通濾波，提取基帶信號(hào)，采用Xilinx自帶的濾波器IP核實(shí)現(xiàn)。

抽取模塊：抽取模塊完成6倍的抽取。

FIR濾波器：下變頻模塊均需要兩路基帶低通FIR濾波器，滿足64 kb/s下的3～25 kHz的基帶帶寬。

GAIN增益控制：輸入增益系數(shù)Gain與基帶數(shù)據(jù)，將基帶數(shù)據(jù)與增益系數(shù)Gain相乘，得到輸出基帶數(shù)據(jù)。

2 設(shè)計(jì)保證

為保障總體方案提出的性能指標(biāo)，對(duì)業(yè)務(wù)模塊中的關(guān)鍵單元進(jìn)行參數(shù)設(shè)計(jì)。

數(shù)字解調(diào)中抽取濾波來實(shí)現(xiàn)頻譜搬移和頻譜抗混疊，后端低通濾波為帶外噪聲抑制濾波器。在模擬信號(hào)輸出時(shí)，邊帶對(duì)消單元消除邊帶影響。CW輸出時(shí)，增加窄帶帶通濾波。該過程中重點(diǎn)設(shè)計(jì)帶外噪聲抑制低通濾波器、窄帶帶通濾波器，而邊帶對(duì)消濾波采用Hilbert即可實(shí)現(xiàn)所需要求。

2.1 低通濾波器

在通常的數(shù)字解調(diào)中，保證帶外干擾低于有效信號(hào)40 dB就能滿足數(shù)字解調(diào)要求。這里設(shè)計(jì)采用63階實(shí)現(xiàn)帶外抑制大于40 dB的衰減。設(shè)計(jì)低通濾波器的幅度相位響應(yīng)如圖5所示。

圖5 低通濾波器幅度相位響應(yīng)

2.2 窄帶帶通濾波器

根據(jù)短波電臺(tái)中的對(duì)CW解調(diào)帶通濾波器的指標(biāo)，通帶（3 dB）200 Hz，過度帶200 Hz，阻帶衰減60 dB，設(shè)計(jì)窄帶帶通濾波器幅頻響應(yīng)如圖6所示。

圖6 窄帶帶通濾波幅頻響應(yīng)

濾波器設(shè)計(jì)階數(shù)為255，過渡帶為200 Hz，中心頻率為1 kHz，帶寬200 Hz。

2.3 Hilbert濾波器

IQ分解單元主要是對(duì)模擬采樣信號(hào)的IQ正交分路和模擬采樣信號(hào)低端噪聲對(duì)邊帶和載波的抑制，關(guān)鍵是對(duì)Hilbert濾波器與帶通濾波器的參數(shù)設(shè)計(jì)。

Hilbert濾波器為相移網(wǎng)絡(luò)，帶外的衰減很小，帶內(nèi)的增益影響到IQ信號(hào)的正交性。如果正交性能得不到有效保障，會(huì)導(dǎo)致邊帶抑制不夠。根據(jù)以往工程開發(fā)經(jīng)驗(yàn)，Hilbert帶內(nèi)衰減增益必須達(dá)到

10 -4 dB以上。

Hilbert濾波器帶外衰減導(dǎo)致與原來應(yīng)該輸出的I路信號(hào)失去幅度和相位的正交性，帶外低端的噪聲會(huì)在IQ對(duì)消時(shí)導(dǎo)致泄露過大。所以，原采樣信號(hào)進(jìn)行帶外的噪聲抑制，使其帶外干擾盡可能小。Hilbert濾波器設(shè)計(jì)為127階，幅度與相位響應(yīng)如圖7所示。

3 FPGA實(shí)現(xiàn)

采樣后的數(shù)據(jù)處理工作都在FPGA中完成。為了保證充足的硬件資源和處理速度，F(xiàn)PGA選用Xilinx的FPGA，選用XC6SLX150芯片。FPGA程序采用VHDL語言編寫，主要完成中頻處理和時(shí)序控制的設(shè)計(jì)。在功能仿真階段，模擬中頻輸入2.8 kHz接收信號(hào)，NCO為1.8 kHz本地載波，實(shí)現(xiàn)了1 kHz單音信號(hào)的分離與下變頻，仿真結(jié)果如圖8所示。

圖7 Hilbert濾波器幅度相位響應(yīng)

圖8 FPGA功能仿真

系統(tǒng)經(jīng)調(diào)試成功后，在接收機(jī)實(shí)物上進(jìn)行了性能測試。

試驗(yàn)方式。接收機(jī)收/發(fā)口連接射頻信號(hào)發(fā)生器，中控口與音頻分析儀連接。接收機(jī)收模式設(shè)置為USB，帶寬設(shè)置為3 kHz。射頻信號(hào)發(fā)生器產(chǎn)生工作頻率+1 kHz射頻信號(hào)，調(diào)整輸出信號(hào)電平，使音頻分析儀SINAD為10 dB，記錄此時(shí)射頻信號(hào)發(fā)生器輸出信號(hào)電平d，d即為該頻率模擬靈敏度。更換工作帶寬和接收頻率，記錄不同帶寬和頻率的測試結(jié)果。

試驗(yàn)結(jié)果。本次試驗(yàn)共測試了3 kHz、6 kHz、12 kHz、25 kHz共4種帶寬，每種帶寬在2～30 MHz的頻率范圍內(nèi)以1 MHz為步進(jìn)進(jìn)行測試。3 kHz帶寬下，測試數(shù)據(jù)最大值為-113 dBm；6 kHz帶寬下，測試數(shù)據(jù)最大值為-110 dBm；12 kHz帶寬下，測試數(shù)據(jù)最大值為-107 dBm；25 kHz帶寬下，測試數(shù)據(jù)最大值為-104 dBm。對(duì)照國軍標(biāo)GJB 367A-2001關(guān)于短波接收機(jī)的靈敏度指標(biāo)，滿足要求，具體如表1所示。

表1 接收機(jī)靈敏度實(shí)測數(shù)據(jù)

4 結(jié) 語

基于FPGA的數(shù)字接收機(jī)性能比模擬接收機(jī)性能有很大提高，且具有很強(qiáng)的適應(yīng)性，可靈活配置，容易實(shí)現(xiàn)寬帶和多信道化，為現(xiàn)代接收機(jī)提供了一種高性能的接收機(jī)解決方案，具有廣泛的應(yīng)用前景。