一款8位高速逐次比較型ADC的設(shè)計(jì)

王堋鈺，高 博，錢 正，龔 敏，譚 萍

（微電子技術(shù)四川省重點(diǎn)實(shí)驗(yàn)室，四川大學(xué)物理科學(xué)與技術(shù)學(xué)院微電子系，成都 610065）

1 引言

模數(shù)轉(zhuǎn)換器是現(xiàn)實(shí)世界中連接模擬信號(hào)與數(shù)字信號(hào)的重要橋梁。數(shù)據(jù)處理器大多需要低功耗、中低采樣速率的A/D轉(zhuǎn)換器。SAR ADC具有低功耗、尺寸小、轉(zhuǎn)換效率高等特點(diǎn)。這些特點(diǎn)使其廣泛應(yīng)用于高速傳輸、便攜醫(yī)療儀器、電池以及工業(yè)控制和信號(hào)采集等方面[1]。

SAR ADC結(jié)構(gòu)中的主要模塊有DAC電容陣列、比較器、采樣開關(guān)以及數(shù)字控制模塊。SAR ADC的轉(zhuǎn)換精度與二進(jìn)制加權(quán)的電容陣列有著密切關(guān)系，若單位電容越大，DAC的最高位（MSB）電容將顯著增加，不僅導(dǎo)致最高位的置位時(shí)間越長(zhǎng)，同時(shí)也影響了比較器在單位時(shí)間內(nèi)的比較次數(shù)，對(duì)ADC的速度有顯著的影響[2]，因此高速的SAR ADC一般采用較小的單位電容。參考文獻(xiàn)[2]是在180nm工藝下設(shè)計(jì)的一款A(yù)DC，可以看到該ADC的轉(zhuǎn)換速度被限制到了35 MS/s。參考文獻(xiàn) [3]、[4]均采用較小的單位電容來得到更好的ADC性能，他們采用了串聯(lián)電容或者是定制電容的辦法來獲得小電容，這樣就導(dǎo)致流片成本的增加。以上是基于將單位電容減小的方法來提高速度，若是單位電容已經(jīng)固定，則可以通過本文提出的DAC結(jié)構(gòu)來提高ADC的轉(zhuǎn)換速度。

本文提出一種提高SAR ADC速度的設(shè)計(jì)方法，將DAC的最高位（MSB）電容替換成兩個(gè)小電容并聯(lián)，兩個(gè)小電容的容值和與之前的大電容容值相等。增加一個(gè)寄存器同時(shí)進(jìn)行驅(qū)動(dòng)，從而減小DAC的MSB電容的置位時(shí)間。相比傳統(tǒng)結(jié)構(gòu)25 MHz的轉(zhuǎn)換速度，文中所提出的結(jié)構(gòu)可達(dá)到51 MHz，速度提高了100%。此外，與傳統(tǒng)結(jié)構(gòu)相比，新提出的結(jié)構(gòu)在只增加一個(gè)寄存器的條件下，ADC的功耗僅增加0.05 mW，ADC的精度也得到了提高。

2 SAR ADC整體結(jié)構(gòu)以及改進(jìn)型分裂式DAC

2.1 SAR ADC整體結(jié)構(gòu)

本文設(shè)計(jì)的SAR ADC的原理框圖如圖1所示。采樣信號(hào)(CLKS)為高電平時(shí)，輸入信號(hào)通過自舉開關(guān)進(jìn)行采樣，DAC電容的下極板與基準(zhǔn)電壓連接。CLKS為低電平時(shí)，采樣開關(guān)進(jìn)入保持狀態(tài)，將采樣后的輸入信號(hào)送到比較器的輸入端。首先，在CLK為高電平時(shí)，比較器進(jìn)行第一次比較。第一次的比較結(jié)果送到SAR控制邏輯部分，SAR的輸出控制差分電容陣列的相應(yīng)側(cè)電容開關(guān)的開或關(guān)。如果VIP大于VIN的值，比較器的正向輸出端輸出高電平，則最高位為1，并存入SAR邏輯電路中。差分電容陣列中對(duì)應(yīng)電容開關(guān)打開或關(guān)閉，比較器的正向輸入端電壓變?yōu)閂IP-0.5VREF，負(fù)向輸入端電壓變?yōu)閂IN+0.5VREF，在CLK第二個(gè)高電平的時(shí)鐘信號(hào)來臨時(shí)進(jìn)行第二次比較。A/D轉(zhuǎn)換器重復(fù)該操作，直到第8位得出比較結(jié)果。在本設(shè)計(jì)中采用了同步時(shí)序結(jié)構(gòu)，要8位的比較結(jié)果需要8個(gè)CLK的脈沖，8個(gè)CLK的脈沖時(shí)間加上采樣時(shí)間構(gòu)成了CLKS的長(zhǎng)度。

圖1 8位SAR A/D轉(zhuǎn)換器結(jié)構(gòu)圖

2.2 改進(jìn)型分裂式DAC

單調(diào)電容開關(guān)時(shí)序，輸入信號(hào)通過電容的上極板采樣。一個(gè)N位的差分SAR ADC僅需要2N-1個(gè)單位電容，相對(duì)于傳統(tǒng)電容時(shí)序減少了一半。相比傳統(tǒng)電容開關(guān)時(shí)序，單調(diào)電容開關(guān)整體功耗降低80%[5]。但該設(shè)計(jì)隨著每一次比較后，單調(diào)開關(guān)時(shí)序的DAC共模電壓下降。

在單調(diào)電容開關(guān)時(shí)序DAC結(jié)構(gòu)的基礎(chǔ)上，采用分裂電容結(jié)構(gòu)不僅可以使DAC的共模電壓恒定，還可以提高ADC的速度。采樣結(jié)束后，DACP電容中Ⅰ接高電壓，Ⅱ接低電壓，DACN相反。第一次比較后，如VIP大于VIN，則DACP中Ⅰ部分的最高位32C接地，DACN中Ⅱ部分的最高位32C接電源電壓，其余不變，如圖 2（a）；若 VIN大于 VIP，則 DACP中Ⅱ部分的 32C接電源電壓，DACN中Ⅱ部分的32C接地，其余不變，如圖2（b）[6]。但是，不管是哪種結(jié)構(gòu)的DAC，如果單位電容較大，最高位的電容值將很大，導(dǎo)致最高位的置位時(shí)間增加，速度也就降低了。

圖2 分裂電容結(jié)構(gòu)開關(guān)動(dòng)作

在高速ADC的設(shè)計(jì)中，一般采用較小的單位電容，這樣能縮短每次DAC的置位時(shí)間，尤其是最高位的置位時(shí)間。由于最高位電容較大，需要較大的置位時(shí)間，因此嚴(yán)重限制了ADC的速度。根據(jù)電容的充放電時(shí)間公式(1)，通過增大電路中管子的尺寸，的確會(huì)減小電阻，但功耗會(huì)更高，而且電阻減小幅度有限，DAC置位的速度也并不會(huì)有明顯增加。同時(shí)增加管子尺寸后也會(huì)引起更大的寄生電容，這樣就會(huì)影響采樣的準(zhǔn)確性[7]。

本文提出了一種可以提高速度的新穎結(jié)構(gòu)，即將MSB電容替換成兩個(gè)小電容并聯(lián)（容值與替換前的電容相等），用P7_1和P7_2（N7_1和N7_2）來表示。通過這種方式，MSB電容成為兩個(gè)相對(duì)較小的電容。由于每個(gè)電容需要一個(gè)SAR寄存器來觸發(fā)，并且MSB電容被替換成兩個(gè)小電容，因此新提出的ADC需要增加一個(gè)SAR寄存器。在比較器產(chǎn)生MSB比較結(jié)果之后，它們被發(fā)送到兩個(gè)相同的SAR寄存器，然后產(chǎn)生兩個(gè)相同的控制信號(hào)來驅(qū)動(dòng)這兩個(gè)小電容器，傳統(tǒng)結(jié)構(gòu)及改進(jìn)后的DAC電路結(jié)構(gòu)如圖3所示。

圖3 傳統(tǒng)DAC結(jié)構(gòu)與改進(jìn)后的DAC結(jié)構(gòu)

本設(shè)計(jì)中采用同步時(shí)鐘，每位轉(zhuǎn)換時(shí)間與最高位相同，最高位的置位時(shí)間被縮減一半，ADC的轉(zhuǎn)換速度即可提高一倍。

由于最高位的電容減小一半，根據(jù)公式(1)可知最高位的置位時(shí)間被縮減近一半。DAC采用180 nm工藝下的16 fF電容作為單位電容，通過Spectre仿真可得到傳統(tǒng)和改進(jìn)后兩種結(jié)構(gòu)的ADC的最高位時(shí)序圖，如圖4所示。圖4中original為傳統(tǒng)結(jié)構(gòu)的時(shí)序，improved為改進(jìn)后結(jié)構(gòu)的時(shí)序。兩條曲線電壓增加到1.74 V的時(shí)間間隔為0.7 ns，傳統(tǒng)結(jié)構(gòu)電壓從0增加到1.74 V所需時(shí)間為1.4 ns，可以明顯看出DAC改進(jìn)后最高位的置位時(shí)間縮短了一半，ADC的速度也提高了一倍。

圖4 傳統(tǒng)(original)和改進(jìn)后(improved)兩種結(jié)構(gòu)最高位輸出曲線

3 關(guān)鍵電路設(shè)計(jì)

3.1 比較器

比較器在時(shí)鐘的控制下比較差分電容的輸出，并將結(jié)果傳到SAR邏輯存儲(chǔ)，然后再進(jìn)行下一次比較。在CLK為低電平時(shí)，比較器的輸出被置高位，CLK為高電平時(shí)，比較器進(jìn)行比較。本文中采用的兩級(jí)比較器結(jié)構(gòu)如圖5所示，第一級(jí)為放大級(jí)，第二級(jí)為再生級(jí)[8]。

圖5 比較器結(jié)構(gòu)圖

在傳統(tǒng)結(jié)構(gòu)中ADC的轉(zhuǎn)換速度受DAC的最高位置位時(shí)間影響較大，因此每?jī)纱伪容^中間的間隔時(shí)間較大。采用本文中的DAC結(jié)構(gòu)可縮短兩次比較的間隔時(shí)間，因此比較器的效率被提高了。

3.2 SAR寄存器

SAR寄存器在ADC中的作用是根據(jù)比較器的輸出依次得到數(shù)字碼并將其鎖存輸出到DAC電容中，驅(qū)動(dòng)差分電容DAC完成逐次逼近的過程。一個(gè)SAR寄存器輸出一個(gè)數(shù)字碼，8 bit的ADC本應(yīng)該需要8個(gè)SAR邏輯來完成整個(gè)轉(zhuǎn)換過程。本文中為了減小最高位的置位時(shí)間，最高位電容被替換成了兩個(gè)小電容，分別為P7_1和P7_2（N7_1和N7_2）。P7_1和P7_2（N7_1和N7_2）共同構(gòu)成 P7（N7）這一位的電容，在驅(qū)動(dòng)信號(hào)到來時(shí)，需要同時(shí)打開P7_1和P7_2（N7_1和N7_2）這兩位的開關(guān)，因此需要兩個(gè)SAR寄存器的輸出信號(hào)來打開P7_1和P7_2（N7_1和N7_2）的開關(guān)，最高位則需要2個(gè)SAR寄存器。綜上，本文中的8位SAR ADC需要9個(gè)SAR寄存器。SAR寄存器的結(jié)構(gòu)見圖6[6]。

SAR寄存器在CLKS為高電平時(shí)，SAR寄存器的輸出被置為低電壓。CLKS為低電平時(shí)，最高位的generation在CLK驅(qū)動(dòng)下產(chǎn)生一個(gè)高電平信號(hào)，根據(jù)比較器比較出的結(jié)果則產(chǎn)生一次數(shù)字碼，系統(tǒng)進(jìn)入下一次比較，時(shí)序見圖7。

3.3 Generation邏輯電路

Generation邏輯電路的作用是驅(qū)動(dòng)SAR寄存器工作。一個(gè)SAR寄存器需要一個(gè)generation的驅(qū)動(dòng)，但P7_1和P7_2的SAR只需同一個(gè)generation來驅(qū)動(dòng)，因此generation只需要8個(gè)模塊。在CLKS信號(hào)為低時(shí)，每個(gè)CLK的高電平產(chǎn)生一個(gè)高電平TNEXT信號(hào)，SAR邏輯在TNEXT信號(hào)、CLKS信號(hào)、CLK信號(hào)的驅(qū)動(dòng)下產(chǎn)生正確的邏輯。按照邏輯關(guān)系定義采用CMOS邏輯門電路實(shí)現(xiàn)，時(shí)序邏輯見圖7，電路結(jié)構(gòu)見圖8。

4 版圖及仿真結(jié)果討論

采用本文提出的DAC結(jié)構(gòu)設(shè)計(jì)了一款8位51MS/s的SAR ADC，ADC版圖見圖9，ADC版圖的面積為170 μm×150 μm。電路仿真采用 Spectre軟件進(jìn)行，在電源1.8 V、輸入信號(hào)頻率25 MHz、采樣頻率51 MHz的條件下對(duì)整體電路進(jìn)行仿真。

通過快速傅里葉變換(FFT)進(jìn)行頻譜分析。由圖10的頻譜分析圖可知信號(hào)噪聲失真比(SNDR)為44.3dB，無散雜動(dòng)態(tài)范圍(SFDR)為51.6 dB，有效位數(shù)(ENOB)為7.07，獲得了較好的性能參數(shù)。

圖9 SAR ADC版圖

圖10 SAR ADC輸出信號(hào)頻譜圖

隨著采樣頻率的變化，ADC的 ENOB、SNDR、SFDR、功耗的變化情況見圖11，隨著采樣頻率的增大，ENOB、SFDR和SNDR均有所下降。

圖11 ADC在不同采樣頻率下的性能

從表1中可以看出傳統(tǒng)結(jié)構(gòu)ADC與改進(jìn)后ADC的性能對(duì)比，為了增加對(duì)比性，對(duì)改進(jìn)后的ADC同樣做了25 MS/s采樣速度的仿真。傳統(tǒng)ADC的采樣速度為25 MS/s，功耗為0.56 mW，F(xiàn)OM值為107 fJ/conv。增加了一個(gè)SAR寄存器后，ADC的采樣速度提高了一倍，而ADC的功耗僅增加了0.05 mV，F(xiàn)OM值也減小了18 fJ/conv。改進(jìn)后的ADC在51 MHz的采樣頻率下工作時(shí)有效位數(shù)只有7.07，這是因?yàn)椴蓸宇l率高了，有效位數(shù)會(huì)有所降低。改進(jìn)后的ADC在25 MHz的采樣頻率下有效位數(shù)為7.91，因此改進(jìn)后的ADC不僅能提高轉(zhuǎn)換速度，也能提高精度。

表1 傳統(tǒng)結(jié)構(gòu)ADC與改進(jìn)后ADC的性能對(duì)比

由上述分析可知，改變DAC中最高位電容與寄存器的連接，可實(shí)現(xiàn)相對(duì)于傳統(tǒng)結(jié)構(gòu)更高的轉(zhuǎn)換速度，實(shí)現(xiàn)了51MS/s的采樣速度，同時(shí)減小了ADC的FOM值。

5 結(jié)論

本設(shè)計(jì)改進(jìn)了傳統(tǒng)結(jié)構(gòu)的ADC，實(shí)現(xiàn)了51 MS/s的采樣頻率，0.61 mW的功耗，89 fJ/conv的FOM值，7.07 dB的有效位數(shù)。與傳統(tǒng)結(jié)構(gòu)相比，本文不改變DAC中的電容大小、個(gè)數(shù)，僅僅在差分結(jié)構(gòu)兩端的最高位各增加一個(gè)寄存器資源，在其他模塊電路不用改變的條件下，改進(jìn)了DAC與寄存器的連接，提高了SARADC的轉(zhuǎn)換速度。本設(shè)計(jì)中的方法同樣也適用于其他有電容充放電問題的電路中，以提高電路的速度。