基于FPGA的寬帶信號(hào)產(chǎn)生和頻率測(cè)量電路

王麗娜 楊緒森 許冉 徐偉 吳靜 石晨鳴

摘 要： 設(shè)計(jì)基于FPGA的高頻信號(hào)產(chǎn)生和頻率測(cè)量電路。系統(tǒng)以FPGA為核心，輔以高速D/A、無(wú)源濾波、自動(dòng)增益控制AGC等模塊構(gòu)成。利用FPGA對(duì)標(biāo)準(zhǔn)信號(hào)波形進(jìn)行存儲(chǔ)，結(jié)合DDS技術(shù)，通過(guò)高速D/A和無(wú)源濾波實(shí)現(xiàn)信號(hào)的產(chǎn)生。FPGA的計(jì)數(shù)器、閘門(mén)等實(shí)體電路實(shí)現(xiàn)了等精度測(cè)頻。利用NIOS實(shí)現(xiàn)人機(jī)交互功能。實(shí)驗(yàn)測(cè)試表明，系統(tǒng)輸出的三角波、正弦波、方波具有頻帶寬、頻率穩(wěn)定的特點(diǎn)，測(cè)頻的相對(duì)誤差達(dá)到10-6。

關(guān)鍵詞： FPGA； 模擬電路； 等精度測(cè)頻； 波形產(chǎn)生； DDS原理； NIOS

中圖分類號(hào)： TN710.4?34； TP274 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）17?0107?05

Abstract： The high?frequency signal generation and frequency measurement circuits based on FPGA are designed. The system takes FPGA as its core， and is composed of high?speed D/A， passive filter， automatic gain control （AGC） module， etc. FPGA is used to store the standard signal waveform， and combined with DDS technology to realize the signal generation by means of high?speed D/A and passive filter. The counter， strobe and physical circuits of FPGA are used to realize the equal precision frequency measurement. The NIOS is used to realize the human?computer interaction function. The experimental results show that the triangular wave， sine wave and square wave output by the system have the characteristics of wide frequency band and stable frequency， and the relative errors of frequency measurement can reach up to 10-6.

Keywords： FPGA； analog circuit； equal precision frequency measurement； waveform generation； principle of DDS； NIOS

0 引 言

近年來(lái)，DDS技術(shù)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子測(cè)量等設(shè)備中。傳統(tǒng)的方法采用單片機(jī)等處理器來(lái)控制DDS芯片，使其輸出對(duì)應(yīng)的波形信號(hào)數(shù)據(jù)。這種處理器+DDS模塊的組合形式使得系統(tǒng)的復(fù)雜度高，成本也較高。由于FPGA在處理數(shù)字信號(hào)方面具有優(yōu)勢(shì)[1?5]，且能夠通過(guò)編程的形式在其內(nèi)部構(gòu)建軟核實(shí)現(xiàn)單片機(jī)的控制功能。同時(shí)，根據(jù)DDS原理，在內(nèi)部構(gòu)建相位累加器和波形存儲(chǔ)器實(shí)體電路，結(jié)合DAC、濾波電路等實(shí)現(xiàn)DDS芯片的功能，單個(gè)FPGA可以代替單片機(jī)+DDS芯片的組合，實(shí)現(xiàn)波形信號(hào)產(chǎn)生。

在電子設(shè)計(jì)過(guò)程中，測(cè)頻是最常用的技術(shù)之一[6?7]。目前的數(shù)字頻率計(jì)主要是通過(guò)單片機(jī)與CPLD的組合形式對(duì)信號(hào)進(jìn)行處理分析，這種方法增加了器件的數(shù)量，不利于儀器的高集成度。利用FPGA在其內(nèi)部應(yīng)用等精度方法測(cè)量信號(hào)，可以有效提高測(cè)量精度[8?9]。被測(cè)信號(hào)通過(guò)前級(jí)AGC（自動(dòng)增益控制）電路、寬帶放大電路、高速比較電路處理轉(zhuǎn)換成FPGA可處理的方波信號(hào)，經(jīng)FPGA的同步閘門(mén)、計(jì)數(shù)器、觸發(fā)器、選擇器等實(shí)體電路對(duì)輸入信號(hào)和高精度標(biāo)準(zhǔn)信號(hào)進(jìn)行等精度計(jì)數(shù)，并處理顯示。采用FPGA代替單片機(jī)和CPLD的組合，可以實(shí)現(xiàn)頻率測(cè)量。

鑒于波形信號(hào)產(chǎn)生和頻率測(cè)量是電子系統(tǒng)中最常用的兩項(xiàng)功能，目前幾乎沒(méi)有集成這兩項(xiàng)功能的系統(tǒng)。由于大部分電子設(shè)計(jì)工程的場(chǎng)地不固定，設(shè)計(jì)人員希望能夠在各種場(chǎng)地下進(jìn)行電子設(shè)計(jì)實(shí)驗(yàn)。因此，本文使用FPGA芯片將信號(hào)發(fā)生器和頻率計(jì)功能集成在一起，在提高資源利用率和系統(tǒng)集成度的同時(shí)，也使得系統(tǒng)更高效，可以滿足大部分情況下的實(shí)驗(yàn)需要，應(yīng)用前景廣闊[10?12]。

1 系統(tǒng)原理

1.1 信號(hào)產(chǎn)生原理

直接數(shù)字式頻率合成器（DDS）的基本原理就是事先存儲(chǔ)一個(gè)周期波形信號(hào)的幅度值（如正弦表），再按照預(yù)設(shè)的每個(gè)頻率，分別以不同的速率（在正弦表中取值的步進(jìn)）發(fā)送當(dāng)前周期的波形信號(hào)，進(jìn)而把離散的幅度值合成波形信號(hào)。DDS原理圖如圖1所示。

圖1中：[K]是通過(guò)軟核處理器控制的相位累加器步進(jìn)值，根據(jù)不同的步進(jìn)值輸出不同的頻率；[fs]是通過(guò)IP核PLL模塊輸出的100 MHz時(shí)鐘，作為采樣時(shí)鐘。設(shè)累加器的數(shù)據(jù)位寬為[N]位，那么當(dāng)相位改變360°時(shí)，需要累加[2N]次。

本設(shè)計(jì)基于FPGA，通過(guò)硬件描述語(yǔ)言設(shè)計(jì)相位累加模塊和波形存儲(chǔ)模塊，可以輸出多種波形并任意改變頻率。設(shè)計(jì)的采樣頻率設(shè)定為100 MHz，相位累加器設(shè)計(jì)為32位，則頻率理論分辨率為0.023 Hz。

1.2 頻率測(cè)量原理

等精度測(cè)量法是用系統(tǒng)時(shí)鐘產(chǎn)生一個(gè)標(biāo)準(zhǔn)信號(hào)，然后預(yù)置一個(gè)閘門(mén)時(shí)間，在預(yù)置閘門(mén)開(kāi)啟后，不斷檢測(cè)輸入信號(hào)的上升沿，上升沿到來(lái)瞬間，開(kāi)啟實(shí)際閘門(mén)，待預(yù)置閘門(mén)下降沿到來(lái)后不斷檢測(cè)輸入信號(hào)的下降沿，下降沿到來(lái)瞬間關(guān)閉實(shí)際閘門(mén)。這樣整數(shù)倍的被測(cè)信號(hào)周期就是實(shí)際閘門(mén)，避免了被測(cè)信號(hào)產(chǎn)生的±1周期誤差。被測(cè)信號(hào)頻率可通過(guò)實(shí)際閘門(mén)時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)計(jì)數(shù)來(lái)計(jì)算得出。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 FPGA設(shè)計(jì)

FPGA具有并行運(yùn)算的能力，屬于一種半定制專用集成電路，能夠靈活地應(yīng)用在各種需要快速響應(yīng)和同時(shí)處理多路信號(hào)的場(chǎng)合。并且FPGA系統(tǒng)配置了NiosⅡ處理器，能夠通過(guò)硬件描述語(yǔ)言在內(nèi)部搭建實(shí)體電路模擬單片機(jī)的功能，實(shí)現(xiàn)按鍵控制、屏幕驅(qū)動(dòng)等功能。

FPGA內(nèi)部模塊設(shè)計(jì)如圖3所示。其中NiosⅡ處理器負(fù)責(zé)處理按鍵邏輯控制，實(shí)現(xiàn)波形選擇及其他功能設(shè)置，同時(shí)驅(qū)動(dòng)LCD顯示屏，顯示相關(guān)系統(tǒng)參數(shù)及測(cè)量值。

以正弦波信號(hào)產(chǎn)生模塊為例，實(shí)體電路如圖4所示。波形產(chǎn)生主要由相位累加器和波形存儲(chǔ)器兩個(gè)模塊完成，而波形存儲(chǔ)器中的數(shù)據(jù)不同可以產(chǎn)生不同的波形。構(gòu)成實(shí)體包括相位累加器inst9和波形存儲(chǔ)器inst10：輸入端口RESET、頻率控制字[K]和時(shí)鐘輸入CLK；輸出端口：波形數(shù)據(jù)sin。

相位累加器根據(jù)輸入的頻率控制字?jǐn)?shù)值不同，進(jìn)行步進(jìn)值不等的數(shù)據(jù)累加并輸出。波形存儲(chǔ)器根據(jù)相位累加器輸出的值輸出對(duì)應(yīng)的波形幅值，這些連續(xù)輸出的幅值點(diǎn)便構(gòu)成了特定的波形。

頻率測(cè)量實(shí)體電路如圖5所示。圖5中，等精度測(cè)頻功能由觸發(fā)器、計(jì)數(shù)器模塊來(lái)完成。構(gòu)成實(shí)體包括：計(jì)數(shù)器inst15和inst18、定時(shí)器inst16、D觸發(fā)器inst17。輸入端口包括：基準(zhǔn)系統(tǒng)時(shí)鐘CLK、被測(cè)信號(hào)Fin、清零信號(hào)CLR。輸出端口包括：測(cè)量數(shù)據(jù)字節(jié)輸出CLK_COUNT和FIN_COUNT。

實(shí)體計(jì)數(shù)器inst15對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，實(shí)體計(jì)數(shù)器inst18對(duì)頻率為100 MHz的基準(zhǔn)時(shí)鐘計(jì)數(shù)，但計(jì)數(shù)的開(kāi)始時(shí)間受閘門(mén)en控制。定時(shí)器inst16對(duì)100 MHz系統(tǒng)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)，得到周期1 s的預(yù)置閘門(mén)信號(hào)，預(yù)置閘門(mén)有效時(shí)，并不立即開(kāi)啟兩計(jì)數(shù)器，而是通過(guò)D觸發(fā)器產(chǎn)生與被測(cè)信號(hào)嚴(yán)格同步的實(shí)際閘門(mén)[q]，當(dāng)實(shí)際閘門(mén)[q]有效時(shí)，兩個(gè)計(jì)數(shù)器才開(kāi)始計(jì)數(shù)。兩計(jì)數(shù)器的計(jì)數(shù)值都為4 B，直接將計(jì)數(shù)值發(fā)送給Nios處理器。

2.2 模擬電路設(shè)計(jì)

本設(shè)計(jì)主體電路結(jié)構(gòu)如圖6所示，主要分為波形產(chǎn)生功能和頻率測(cè)量功能。波形產(chǎn)生功能包括高速D/A模塊和低通濾波器；頻率測(cè)量功能包括AGC電路模塊和高速比較器模塊。

模擬電路選用的芯片均為高速芯片，提高了系統(tǒng)整體帶寬。

AGC電路的原理如圖7所示。信號(hào)經(jīng)過(guò)程控放大器后不斷進(jìn)行檢測(cè)，根據(jù)結(jié)果產(chǎn)生一個(gè)電壓值控制程控放大器的增益，使程控放大器輸出的信號(hào)無(wú)限接近限定值。整個(gè)電路形成閉環(huán)反饋。高速緩沖放大器與后級(jí)電路進(jìn)行阻抗匹配，從而保持系統(tǒng)穩(wěn)定性。

被測(cè)信號(hào)經(jīng)過(guò)前級(jí)AGC電路調(diào)理后幅值已符合要求，而波形有可能是非方波信號(hào)，從而使得無(wú)法被FPGA正確測(cè)量，所以通過(guò)高速比較器將前級(jí)輸出信號(hào)整形成方波信號(hào)，然后再輸入至FPGA進(jìn)行處理測(cè)量。

高速比較電路采用滯回比較電路原理，能夠使系統(tǒng)穩(wěn)定，不會(huì)因受干擾而造成波形跳變。

無(wú)源濾波由電容、電感和電阻共同組成，通過(guò)公式計(jì)算及實(shí)際調(diào)試，使其符合性能要求。其中截止頻率設(shè)定為40 MHz。

3 仿真與調(diào)試

3.1 波形信號(hào)產(chǎn)生

以正弦波信號(hào)產(chǎn)生為例，對(duì)波形信號(hào)產(chǎn)生功能進(jìn)行仿真，采用邏輯分析儀采集FPGA端口輸出的數(shù)據(jù)，得到如圖8所示的數(shù)據(jù)圖。

由此數(shù)據(jù)圖能夠清楚地判斷出端口輸出的數(shù)據(jù)是符合要求的。將圖8中輸出的并行數(shù)據(jù)輸入至D/A轉(zhuǎn)換模塊就可以得到如圖9所示的連續(xù)正弦波信號(hào)。

圖9中，測(cè)試所用D/A轉(zhuǎn)換模塊為8位并行數(shù)據(jù)接口，并行數(shù)據(jù)有利于高速數(shù)據(jù)的快速轉(zhuǎn)換，提高系統(tǒng)整體性能。

3.2 頻率測(cè)量

頻率測(cè)量如圖10所示，通過(guò)高性能信號(hào)發(fā)生器輸入100 kHz、幅值為1 V的正弦波信號(hào)，同時(shí)用高性能頻率計(jì)為參考，觀察本設(shè)計(jì)的測(cè)頻數(shù)值。

圖10中，輸入信號(hào)為100 kHz，高性能頻率計(jì)顯示值為99.999 996 647 kHz。LCD屏顯示頻率測(cè)量值如圖11所示，顯示屏上的數(shù)值為99.999 716 kHz。

4 測(cè)試與分析

FPGA使用標(biāo)準(zhǔn)的50 MHz晶振，對(duì)應(yīng)不同模塊，使用IP核進(jìn)行倍頻至100 MHz作為系統(tǒng)時(shí)鐘，分功能進(jìn)行性能指標(biāo)測(cè)試。

測(cè)試儀器：RIGOL DP832電壓源、RIGOL DG4102信號(hào)源和頻率計(jì)、RIGOL DS2202示波器。

4.1 波形信號(hào)產(chǎn)生功能測(cè)試

通過(guò)按鍵設(shè)置不同波形、頻率、幅值的信號(hào)，以RIGOL DG4102頻率計(jì)的測(cè)定值為標(biāo)準(zhǔn)值進(jìn)行誤差分析。正弦波和方波產(chǎn)生的頻率測(cè)試數(shù)據(jù)如表1所示。

4.2 頻率測(cè)量功能測(cè)試

對(duì)于頻率測(cè)量功能采用高性能信號(hào)發(fā)生器輸出不同波形、頻率的信號(hào)進(jìn)行測(cè)量，以RIGOL DG4102頻率計(jì)的測(cè)定值為標(biāo)準(zhǔn)值進(jìn)行誤差分析。測(cè)試結(jié)果如表2所示。

5 結(jié) 論

本文主要設(shè)計(jì)了基于FPGA的寬帶信號(hào)產(chǎn)生和頻率測(cè)量電路。通過(guò)測(cè)試數(shù)據(jù)表明：任意波形信號(hào)產(chǎn)生功能能夠產(chǎn)生頻率1 Hz～20 MHz、幅值為50 mV～10 V的正弦波、方波等多種波形；頻率測(cè)量功能能夠?qū)崿F(xiàn)對(duì)幅值10 mV～1 V、頻率1 Hz～100 MHz的不同波形的測(cè)量，系統(tǒng)總體性能較高。

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