基于FPGA的通用可編程雷達(dá)接收機(jī)控制系統(tǒng)設(shè)計(jì)

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(南京電子技術(shù)研究所，南京 210039)

0 引言

雷達(dá)接收機(jī)是雷達(dá)系統(tǒng)的重要組成部分，主要用于回波信號(hào)的放大。雷達(dá)接收機(jī)調(diào)試測(cè)試時(shí)需要各種外部支撐信號(hào)，如多路定時(shí)時(shí)序、串行總線控制、射頻輸入、輸出、供電等，接收機(jī)控制系統(tǒng)提供定時(shí)信號(hào)及總線信號(hào)用于狀態(tài)的控制及轉(zhuǎn)換，滿足接收機(jī)的工作需求。目前，雷達(dá)系統(tǒng)大都采用超外差雷達(dá)接收機(jī)[1]，不同種類接收機(jī)工作原理基本相同，但在各型接收機(jī)中定時(shí)信號(hào)和工作模式編碼有所不同，即使部分接口在傳輸時(shí)采用相同的數(shù)據(jù)格式，數(shù)據(jù)傳輸速率也固定不變，但接口協(xié)議[2]不同，每個(gè)接收機(jī)的設(shè)計(jì)要求不一致，導(dǎo)致不同的接收機(jī)只能采用不同的控制系統(tǒng)實(shí)現(xiàn)控制。

本文為解決采用不同控制接口的接收機(jī)的控制兼容性問(wèn)題，構(gòu)建了通用型的接收機(jī)控制系統(tǒng)，依據(jù)不同的被測(cè)接收機(jī)的選擇，通過(guò)匹配專用的適配電纜、加載相應(yīng)控制程序的方式，滿足不同接收機(jī)工作時(shí)支撐信號(hào)的需求，實(shí)現(xiàn)了對(duì)不同種類接收機(jī)的兼容，具有良好的通用性。

1 系統(tǒng)設(shè)計(jì)的結(jié)構(gòu)及原理

雷達(dá)接收機(jī)控制系統(tǒng)主要由觸摸顯示屏、FPGA芯片、接口驅(qū)動(dòng)電路、USB接口芯片、外圍配置電路、適配電纜及Mini-PC組成。其中FPGA為核心功能器件，內(nèi)部包括USB控制模塊、時(shí)序控制模塊、串行總線模塊和UART(通用異步收發(fā)傳輸器)模塊。系統(tǒng)框圖如圖1所示。

圖1 測(cè)試系統(tǒng)組成框圖

通過(guò)觸摸顯示屏控制由Mini-PC機(jī)發(fā)送控制指令，包含狀態(tài)轉(zhuǎn)換、總線數(shù)據(jù)、重頻周期、延時(shí)時(shí)間等參數(shù)，通過(guò)USB芯片(CY7C68103)傳送至FPGA芯片中USB控制模塊，包含控制參數(shù)的USB數(shù)據(jù)包被解析后依據(jù)主控模塊協(xié)議轉(zhuǎn)換成相應(yīng)的控制字及配置參數(shù)，分別控制各個(gè)功能模塊。串行總線模塊和UART模塊將接收到的數(shù)據(jù)按協(xié)議要求進(jìn)行傳輸；時(shí)序控制模塊接收到時(shí)序參數(shù)后，可產(chǎn)生最多8路的時(shí)序控制信號(hào)，其中波形起始位置、脈寬、周期可在一定范圍內(nèi)調(diào)整。

2 硬件設(shè)計(jì)

接收機(jī)控制系統(tǒng)的主要硬件設(shè)計(jì)是主控模塊和適配電纜的設(shè)計(jì)。

2.1 主控模塊

主控模塊是該系統(tǒng)的核心部分，主要用于與上位機(jī)通訊并通過(guò)各類總線提供被測(cè)接收機(jī)所需要的控制模式、工作時(shí)序，完成與被測(cè)單元的互交工作。根據(jù)被測(cè)接收機(jī)的控制需求，總結(jié)出主控模塊的設(shè)計(jì)要求：

1)與上位機(jī)具備通訊功能；

2)時(shí)序波形可產(chǎn)生8路，重頻在一定范圍內(nèi)可配置，各路時(shí)序關(guān)系可配置，否則無(wú)法滿足不同工作模式下要求的各種時(shí)序；

3)數(shù)據(jù)接口協(xié)議可定制，以滿足多種接口要求。

基于上述設(shè)計(jì)要求，以及設(shè)備的通用性，主控模塊設(shè)計(jì)為USB通用接口形式。總線接口芯片采用Cypress公司推出的CY768013芯片，通過(guò)USB 2.0接口數(shù)據(jù)傳輸速率高達(dá)480 Mb/s，支持熱插拔，實(shí)現(xiàn)主控模塊與PC之間的數(shù)據(jù)交換。邏輯功能、數(shù)據(jù)處理功能和接口功能通過(guò)Altera公司的Cyclone IV系列FPGA芯片實(shí)現(xiàn)[3]。

2.1.1 FPGA硬件設(shè)計(jì)

FPGA硬件系統(tǒng)采用Altera公司的Cyclone IV系列FPGA芯片來(lái)實(shí)現(xiàn)，其具有功耗低、性能高的特點(diǎn)，可配置32位的NIOSⅡ系統(tǒng)，通過(guò)Avalon總線結(jié)構(gòu)與其他功能模塊進(jìn)行連接。采用SOPC(可編程片上系統(tǒng))技術(shù)構(gòu)建了NIOSⅡ系統(tǒng)，實(shí)現(xiàn)各模塊的并行工作，并使用IP軟核實(shí)現(xiàn)UART功能；應(yīng)用Verilog HDL硬件語(yǔ)言設(shè)計(jì)了串行總線模塊、時(shí)序控制模塊及USB控制模塊[4-6]。

圖2 FPGA硬件系統(tǒng)框圖

2.1.2 串行總線模塊

系統(tǒng)控制命令經(jīng)過(guò)轉(zhuǎn)換后形成控制碼字，位寬為18至30 bit，經(jīng)過(guò)并串轉(zhuǎn)換模塊，轉(zhuǎn)換成同步串行數(shù)據(jù)，輸入被測(cè)接收機(jī)。并串轉(zhuǎn)換模塊結(jié)構(gòu)圖如圖3所示，由位移寄存器、定時(shí)電路、延時(shí)電路組成。本設(shè)計(jì)中，采用定時(shí)轉(zhuǎn)換的方式，由定時(shí)電路產(chǎn)生轉(zhuǎn)換速率，在每個(gè)固定延時(shí)點(diǎn)上將位移寄存器中數(shù)據(jù)輸出(DATA)，并在半個(gè)延時(shí)周期后將同步信號(hào)(CP)送出，然后進(jìn)行計(jì)數(shù)器的計(jì)數(shù)，在完成控制數(shù)據(jù)轉(zhuǎn)換后，提供命令更新信號(hào)(UPDATA)。采用100M晶振作為計(jì)數(shù)輸入，可達(dá)到100 M轉(zhuǎn)換速度。

圖3 串行總線模塊結(jié)構(gòu)圖

2.1.3 時(shí)序控制模塊

該模塊采用100 MHz的時(shí)鐘，主要產(chǎn)生8路精度可控、脈寬可控的脈沖信號(hào)。在100 MHz時(shí)鐘下，定時(shí)電路通過(guò)匹配定時(shí)寄存器確定計(jì)數(shù)頻率。起始寄存器、脈寬寄存器、周期寄存器接收命令轉(zhuǎn)換模塊傳輸?shù)膮?shù)，通過(guò)與比較器的比較產(chǎn)生觸發(fā)信號(hào)控制脈沖發(fā)生器輸出相應(yīng)的脈沖信號(hào)。圖4為一路信號(hào)的模塊結(jié)構(gòu)圖，本設(shè)計(jì)中，共使用8個(gè)相同模塊，以其中一路為基準(zhǔn)輸出，設(shè)計(jì)出相關(guān)聯(lián)的信號(hào)，定時(shí)信號(hào)采用10分頻數(shù)據(jù)，其他寄存器采用18 bits設(shè)計(jì)，設(shè)計(jì)重頻38 Hz～10 M可變，滿足系統(tǒng)要求。

圖4 時(shí)序控制模塊結(jié)構(gòu)圖

2.1.4 USB控制模塊的設(shè)計(jì)

CYPRESS公司的EZ-USB FX2 系列芯片CY7C68013是最早符合USB2.0協(xié)議的微控制器之一。通過(guò)將 USB2.0收發(fā)器、串行接口引擎(SIE)、增強(qiáng)型8051微控制器以及可編程外設(shè)接口集成到一個(gè)芯片中，形成了一個(gè)極具成本優(yōu)勢(shì)的USB總線解決方案[7]。

本設(shè)計(jì)中USB控制傳輸模塊的設(shè)計(jì)實(shí)現(xiàn)了兩種USB傳輸模式，控制傳輸模式和批量傳輸模式?？刂苽鬏斈Ｊ街饕糜诎l(fā)送和接收與USB設(shè)備的配置信息有關(guān)的數(shù)據(jù)，批量傳輸實(shí)現(xiàn)USB2.0接口與上位機(jī)的高速通訊，使用Slave FIFO傳輸方式。Slave FIFO方式的外部主控器由FPGA實(shí)現(xiàn)，CY7C68013與FPGA直接連接，CY7C68013的CPU不直接參與USB數(shù)據(jù)處理與分析，僅把CY7C68013作為外部數(shù)據(jù)處理的USB通道，通過(guò)對(duì)CY7C68013的內(nèi)部端點(diǎn)FIFO的直接傳輸，完成數(shù)據(jù)的傳輸。對(duì)于外部主控器而言，可以把CY7C68013的端點(diǎn)FIFO當(dāng)做一般的FIFO緩沖區(qū)來(lái)使用，外部主控器對(duì)芯片的端點(diǎn)FIFO進(jìn)行控制，同時(shí)為FIFO提供所需的時(shí)序信號(hào)、空滿信號(hào)以及輸出使能等。

狀態(tài)轉(zhuǎn)換圖如圖5所示。系統(tǒng)初始化后，USB傳輸模塊處于空閑狀態(tài)，在接收到驅(qū)動(dòng)信號(hào)USB_Start信號(hào)時(shí)進(jìn)入寫(xiě)等待狀態(tài)，準(zhǔn)備將FIFO中數(shù)據(jù)發(fā)送到CY7C68013芯片；一旦端點(diǎn)FIFO不滿(USB_FIFO_full為低)且FPGA_FIFO不為空(FPGA_FIFO_empety為低)，模塊將進(jìn)入寫(xiě)狀態(tài)，產(chǎn)生FIFO寫(xiě)信號(hào)sl_write，將數(shù)據(jù)寫(xiě)入芯片內(nèi)部端點(diǎn)FIFO，由USB2.0收發(fā)器將數(shù)據(jù)打包傳送到上位機(jī)；當(dāng)端點(diǎn)FIFO滿(USB_FIFO_full為高)或者FPGA_FIFO為空(FPGA_FIFO_empety為高)，主控器將停止發(fā)送數(shù)據(jù)，sl_write無(wú)效，再次進(jìn)入等待狀態(tài)，依次循環(huán)。

圖5 USB傳輸狀態(tài)轉(zhuǎn)換圖

2.2 適配電纜

適配電纜主要實(shí)現(xiàn)接收機(jī)與主控模塊的連接，實(shí)現(xiàn)系統(tǒng)資源與被測(cè)件之間信號(hào)的匹配和轉(zhuǎn)換。實(shí)現(xiàn)適配電纜有2種方式：第一種將控制資源信號(hào)接入專用控制板，專用控制板提供對(duì)外統(tǒng)一接口，利用信號(hào)轉(zhuǎn)接或者專用測(cè)試電纜連接被測(cè)件；第二種是將控制資源引入通用陣列設(shè)計(jì)專用適配器與通用陣列對(duì)接，通過(guò)專用電纜實(shí)現(xiàn)物理連接。

本設(shè)計(jì)采用第一種方式進(jìn)行設(shè)計(jì)，在主控模塊中集成接口驅(qū)動(dòng)模塊，可以提供單端信號(hào)和差分信號(hào)2種不同的驅(qū)動(dòng)模式，系統(tǒng)資源連接至統(tǒng)一對(duì)外接口，不同接口關(guān)系的接收機(jī)依據(jù)各自接口定義關(guān)系選擇相應(yīng)的資源，設(shè)計(jì)成不同的適配電纜用于實(shí)現(xiàn)接收機(jī)與主控模塊之間數(shù)據(jù)和控制信號(hào)的連接。

3 軟件設(shè)計(jì)

控制系統(tǒng)軟件主要由軟件平臺(tái)、控制程序集及主控模塊程序組成。使用VISUAL C++開(kāi)發(fā)的運(yùn)行在上位機(jī)Mini-PC上的軟件平臺(tái)為控制系統(tǒng)提供了形象直觀的可視化人機(jī)交互界面，并且能夠根據(jù)軟件配置調(diào)用相應(yīng)的控制程序集構(gòu)建軟件系統(tǒng)，通過(guò)主控模塊程序控制硬件設(shè)備正常工作，完成對(duì)接收機(jī)的控制。

軟件平臺(tái)的設(shè)計(jì)采用模塊化、層次化、可擴(kuò)展的構(gòu)建思路[8]，各功能模塊相互獨(dú)立。在上層軟件框架下根據(jù)不同被測(cè)單元的控制要求，開(kāi)發(fā)對(duì)應(yīng)的控制子程序。控制人員調(diào)用不同的子程序，則可以快速構(gòu)建對(duì)應(yīng)的軟件環(huán)境。軟件平臺(tái)主要功能模塊包括：人機(jī)界面、自檢功能、配置管理、主控驅(qū)動(dòng)和幫助。

系統(tǒng)軟件對(duì)主控模塊的控制進(jìn)行了封裝，能夠輕松實(shí)現(xiàn)主控模塊參數(shù)的配置和控制，解決了模塊功能升級(jí)造成的軟件升級(jí)障礙，提高了系統(tǒng)升級(jí)維護(hù)的效率[9]，降低了維護(hù)成本。

控制系統(tǒng)軟件的功能框圖如6所示。

圖6 控制系統(tǒng)軟件功能框圖

Mini-PC軟件開(kāi)始工作時(shí)，首先自動(dòng)進(jìn)行系統(tǒng)自檢，自檢功能包括USB通訊自檢、主控模塊自檢，如若自檢失敗，系統(tǒng)會(huì)給出提示。自檢通過(guò)后，進(jìn)入系統(tǒng)設(shè)置界面，軟件根據(jù)被測(cè)件的選擇通過(guò)配置管理程序調(diào)用相應(yīng)的控制程序集配置文件進(jìn)行初始化配置，配置完成后系統(tǒng)切換到控制界面，依據(jù)控制界面的選擇及控制完成對(duì)被測(cè)單元的控制，并返回控制狀態(tài)。

控制程序集是指被測(cè)件的狀態(tài)轉(zhuǎn)換所需的控制程序集合，每個(gè)不同被測(cè)件對(duì)應(yīng)一個(gè)控制程序集，涵蓋被測(cè)接收機(jī)不同狀態(tài)的控制命令?？刂瞥绦蚣阅K化形式設(shè)計(jì)，與軟件平臺(tái)相互獨(dú)立，不同的被測(cè)件按需選取模塊、配置參數(shù)形成不同的程序集，便于程序的移植和升級(jí)?？刂葡到y(tǒng)軟件使用時(shí)，從系統(tǒng)設(shè)置界面選取被測(cè)件對(duì)應(yīng)的控制程序集，根據(jù)控制程序配置進(jìn)行控制軟件初始化，包括軟件界面初始化、設(shè)備初始化、控制項(xiàng)目及參數(shù)的初始化、功能函數(shù)調(diào)用，驅(qū)動(dòng)接口調(diào)用等。

主控模塊控制程序運(yùn)行在Mini-PC主控計(jì)算機(jī)上，負(fù)責(zé)主控模塊與主控計(jì)算機(jī)之間的通訊處理，控制主控模塊按指令參數(shù)進(jìn)行運(yùn)行。驅(qū)動(dòng)接口文件為主控模塊的驅(qū)動(dòng)程序，主要由USB通訊程序、時(shí)序控制模塊驅(qū)動(dòng)程序、串行總線模塊驅(qū)動(dòng)組成。USB通訊程序負(fù)責(zé)主控計(jì)算機(jī)與主控模塊之間的數(shù)據(jù)通訊功能，主要功能包括指令的接收、解析、封裝和傳輸；時(shí)序控制模塊驅(qū)動(dòng)控制程序負(fù)責(zé)控制時(shí)序模塊的初始化、脈沖參數(shù)的設(shè)置；串行總線模塊驅(qū)動(dòng)程序負(fù)責(zé)控制總線模塊將接收到的數(shù)據(jù)按協(xié)議完成時(shí)序的轉(zhuǎn)換。

整個(gè)系統(tǒng)軟件工作流程如圖7所示。

圖7 控制系統(tǒng)軟件工作流程圖

4 仿真與測(cè)試

為驗(yàn)證系統(tǒng)設(shè)計(jì)的正確性，采用仿真和實(shí)際測(cè)試相結(jié)合的方式對(duì)雷達(dá)接收機(jī)控制系統(tǒng)進(jìn)行評(píng)估。首先通過(guò)Modelsim[10]對(duì)功能模塊進(jìn)行仿真，測(cè)試功能模塊能否滿足使用需求,然后通過(guò)控制系統(tǒng)對(duì)接收機(jī)的進(jìn)行控制，驗(yàn)證控制系統(tǒng)能否完成接收機(jī)的控制，達(dá)到預(yù)定的功能。

4.1 功能模塊仿真

針對(duì)不同的功能模塊編寫(xiě)不同的進(jìn)行測(cè)試文件進(jìn)行功能仿真，觀察時(shí)序，驗(yàn)證功能模塊的正確性。對(duì)于串行總線模塊在測(cè)試文件中生成需要轉(zhuǎn)換的20位數(shù)據(jù)，按通信轉(zhuǎn)換要求，將數(shù)據(jù)轉(zhuǎn)換為20位的串行數(shù)據(jù)，并提供同步CP信號(hào)及傳輸結(jié)束的更新信號(hào)update。如圖8所示，串行總線模塊將20位數(shù)據(jù)0XB31A5從高位至低位按串行數(shù)據(jù)發(fā)出，滿足使用要求。對(duì)于時(shí)序控制模塊輸入不同的時(shí)序參數(shù)，產(chǎn)生8路相關(guān)的時(shí)序信號(hào)，如圖9所示。

圖8 串行總線時(shí)序圖

圖9 時(shí)序信號(hào)圖

4.2 接收機(jī)控制系統(tǒng)測(cè)試

在完成控制系統(tǒng)硬件系統(tǒng)和軟件系統(tǒng)的調(diào)試后，重點(diǎn)測(cè)試了控制系統(tǒng)對(duì)各型接收機(jī)的控制功能。不同的被測(cè)件使用配套的適配電纜，控制系統(tǒng)通過(guò)軟件配置控制程序集初始化主控模塊，完成控制指令包括時(shí)序的重頻周期、相對(duì)位置、頻率控制、中頻增益控制、消隱、自動(dòng)增益控制等參數(shù)的下發(fā)以及返回參數(shù)的處理，能夠穩(wěn)定的實(shí)現(xiàn)對(duì)接收機(jī)的頻率、增益及各種狀態(tài)的控制，經(jīng)過(guò)多次和長(zhǎng)時(shí)間的試驗(yàn)，接收機(jī)工作穩(wěn)定，驗(yàn)證了接收機(jī)控制系統(tǒng)有效性，達(dá)到了良好的使用效果。

5 結(jié)束語(yǔ)

本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的雷達(dá)接收機(jī)控制系統(tǒng)，利用VerilogHDL語(yǔ)言和SOPC技術(shù)，采用通用性的設(shè)計(jì)在FPGA上設(shè)計(jì)了接收機(jī)控制系統(tǒng)的硬件系統(tǒng)，實(shí)現(xiàn)不同總線轉(zhuǎn)換功能及不同的定時(shí)時(shí)序要求；控制軟件采用柔性設(shè)計(jì)，通過(guò)不同的軟件程序集配置，配合專用的適配電纜能夠完成不同接收機(jī)的控制，達(dá)到了設(shè)計(jì)要求。目前，該系統(tǒng)已投入實(shí)際工程應(yīng)用。

本文構(gòu)建的控制系統(tǒng)，除了可以應(yīng)用于各種接收機(jī)的控制，還可以應(yīng)用到其他設(shè)備的控制中，具有一定的通用性和可擴(kuò)展性，有一定的市場(chǎng)應(yīng)用前景。