基于FPGA的多通道帶通濾波器設計

楊 磊，劉美枝，高 海

(山西大同大學物理與電子科學學院，山西大同037009）

在復雜環(huán)境下傳感器采集的信號包含大量干擾信息，如果設計能夠應用于高速高精度測控系統(tǒng)的濾波器，可以有效濾除原始數據中的干擾信號，提取目標信號，為系統(tǒng)的實時分析和處理提供重要保證。

在現場測控系統(tǒng)中，傳感器的采樣頻段范圍往往較寬，目標信號的頻率可能存在于某段范圍較窄的頻率段內。如果濾波器的頻段范圍設計成傳感器的采樣頻段范圍，不能有效去除干擾信號。所以設計多通道濾波器分頻段濾波，可以提高提取目標信號的精度。當目標信號屬于高頻信號時，傳統(tǒng)的單片機等微處理器無法滿足高頻信號處理的要求，而FPGA（Field Programmable Gate Array）做為專用集成電路（ASIC）領域中的半定制電路，可根據用戶需求自行設計電路模塊。不同級別的FPGA芯片擁有的I/O引腳資源數和大規(guī)?，F場可編程邏輯門陣列不盡相同，內置的硬件乘法器模塊使其具有強大的高速數據并行處理能力[1]。處理高頻信號時，外部晶振頻率利用鎖相環(huán)（PLL）最大可倍頻到幾G赫茲供給系統(tǒng)做為主時鐘頻率，使信號處理速度達到ps級別。

本文設計了基于FPGA的多通道并行濾波器。在MATLAB的Simulink中建立數據采集和多通道并行濾波的系統(tǒng)仿真模型，驗證各不同頻段濾波器的性能，利用FDATool濾波器設計與分析工具箱設計不同頻段的帶通濾波器，通過Generate HDL功能模塊生成可直接在Altera公司的Quartus II軟件中進行綜合的Verilog HDL硬件描述語言，最終經過編譯綜合下載到FPGA電路板運行測試，其性能穩(wěn)定具有很強的可移植性和擴展性。

1 濾波器設計

基于FPGA的多通道濾波器測控系統(tǒng)，對機械碰撞產生的突發(fā)型聲發(fā)射信號進行濾波處理，聲發(fā)射信號波形為典型的脈沖式波形，峰值在極短時間內迅速增大并立刻衰減。由于機械加工現場環(huán)境復雜，大量噪聲等干擾信號混合在傳感器采集到的原始數據中，不同的加工部件發(fā)出的聲發(fā)射信號覆蓋了從次聲波到超聲波的頻段范圍。針對濾波信號頻率變化范圍大，涉及高頻信號處理領域，本文設計一種適合不同頻段范圍的、可實現多通道并行濾波的帶通濾波器[2]。

Buttre worth帶通濾波器是一種無限脈沖響應濾波器，通頻帶頻率響應曲線平滑，幅頻特性精度高，生成Verilog HDL綜合后占用FPGA邏輯單元少、延時短。FDATool設計的10 Khz到110 Khz濾波頻段的Buttre worth帶通濾波器如圖1所示。

2 Simulink建模

圖1 Buttre worth帶通濾波器

Simulink是MATLAB的建模仿真工具，在線性系統(tǒng)和非線性系統(tǒng)采用框圖設計建立動態(tài)模型[3]。Simulink具有與第三方軟件和硬件直接對接的交互接口，在工具箱模塊庫中選擇多通道濾波器所需的各種模塊繪制系統(tǒng)的仿真框圖，無需編寫復雜的程序代碼和了解模塊內部工作原理，直接對各模塊進行參數化設置。

Simulink設計的四通道Buttre worth帶通濾波器仿真模型如圖2所示。

圖2 四通道Buttre worth帶通濾波器仿真模型

圖2中，首先從Simulink的File/Import Data選項中添加傳感器采集的txt格式的聲發(fā)射信號，在work?space窗口將導入的txt數據保存成mat文件格式，然后編寫采樣模塊M代碼封裝到Fcn模塊中，利用圖形化模塊建模方法設計四個Buttre worth帶通濾波器，濾波頻段分別為10～110 Khz、500～600 Khz、800～900 Khz和1～10 Mhz。將四頻段濾波后的信號分別輸入到以M代碼封裝的信號分析處理模塊，進行后續(xù)的信號分析處理。經過Simulink建模實現了四通道Buttre worth帶通濾波器仿真模型，比較不同頻段的濾波效果存在顯著差異，說明傳感器采集的原始數據中包含的目標信號只存在某一較窄的頻段范圍。采用多通道并行濾波可選擇出最理想的濾波器頻段，提高信號處理的精度。

3 濾波器的具體實現

3.1 濾波器的Verilog HDL實現

Verilog HDL是一種用于FPGA開發(fā)設計的硬件描述語言，通過FDATool設計不同頻段范圍的Buttre worth帶通濾波器，其Generate HDL功能可直接與第三方FPGA開發(fā)工具Quartus II連接，轉換成能夠在Quartus II進行編譯綜合的Verilog HDL代碼。

通過自頂向下的方法在Quartus II中設計存儲器ROM。首先通過MATLAB將存放在txt文件中的機械加工時產生的聲發(fā)射信號轉換成mif格式，再利用Quartus II自帶的ROM IP核把mif格式存儲的聲發(fā)射信號導入到設計的ROM中，做為FPGA設計綜合仿真時數據模塊。采用Verilog HDL硬件描述語言設計ROM讀寫時序控制單元，將從ROM中讀出的含有噪聲等干擾信息的聲發(fā)射信號輸入到But?tre worth帶通濾波器模塊的輸入端口，經過濾波后從輸出端口得到精確的聲發(fā)射信號。采用FPGA的時序仿真軟件Medelsim對Buttre worth帶通濾波器進行時序仿真如圖3所示。

圖3 Buttre worth帶通濾波器Medelsim仿真

圖3中，帶通濾波器模塊的filter_in端口是含有噪聲的聲發(fā)射信號，filter_out端口是濾波后的信號。仿真分析得出，經過Buttre worth帶通濾波器濾波后，噪聲被有效濾除，整個同頻帶內信號較平滑，沒有賦值突變等干擾信息，提高了信號的精度。

3.2 FPGA仿真測試

濾波器硬件電路采用Altera公司Cyclone IV系列的FPGA芯片EP4CE15F17C8，穩(wěn)定工作頻率為200Mhz[4]。硬件電路外接50 Mhz晶振，通過EP4CE15F17C8內部的鎖相環(huán)PLL倍頻后使系統(tǒng)時鐘以100Mhz工作。EP4CE15F17C8內部含有15 Kbit邏輯單元LE，高速硬件乘法器模塊滿足多通道并行濾波要求[5]。

FPGA硬件實現利用Verilog HDL硬件描述語言設計A/D采樣模塊，配合傳感器和信號調理電路完成數據采樣控制，采樣數據分別輸入四個不同頻段范圍的Buttre worth帶通濾波器模塊，濾波后的信號經過FIFO緩沖模塊后進行各頻段信號的后續(xù)處理[6]。四通道并行濾波器FPGA實現的整體結構如圖4所示。

圖4 FPGA實現整體結構

對圖4中采用Verilog HDL設計的各模塊進行自頂向下設計。在Quartus II中進行硬件描述和功能仿真，綜合分析后生成寄存器級的RTL Viewer電路。

通過A/D電路模塊控制采樣時序和ROM中原始信號的讀寫操作，并將數據分別傳輸給四個并行的帶通濾波器模塊。所有模塊的Verilog HDL綜合后共占用5.8 Kbit的邏輯單元LE，硬件資源利用率高。

4 結論

本文利用FPGA在高速并行數據處理方面的優(yōu)點，結合MATLAB中FDATool濾波器設計優(yōu)勢，最終采用半定制方式實現了Verilog HDL對整個硬件電路的設計描述。多通道帶通濾波器的FPGA實現移植性強，用戶修改方便可實現其他形式的FIR和IIR濾波器，具有很強的實用性。