基于Hyperlynx高速PCB串?dāng)_及差分信號(hào)分析

( 河北農(nóng)業(yè)大學(xué) 教務(wù)處，河北 保定 071001 )

0 引言

高速電路的不斷發(fā)展使得電子設(shè)備的時(shí)鐘頻率早已邁向了GHz的時(shí)代，對(duì)于絕大多數(shù)電子產(chǎn)品來(lái)說(shuō)，當(dāng)時(shí)鐘頻率超過(guò)100 MHz時(shí)，信號(hào)傳輸過(guò)程中產(chǎn)生的干擾問(wèn)題就不能被忽略了。由于差分信號(hào)具有對(duì)外部干擾高度免疫性的優(yōu)點(diǎn)，被廣泛應(yīng)用于電路設(shè)計(jì)中。電路板尺寸的減小，布線密度的增加、傳輸速率的提高，使信號(hào)完整性問(wèn)題已經(jīng)成為電路設(shè)計(jì)中必要環(huán)節(jié)之一，如何處理高速電路產(chǎn)生的問(wèn)題成為設(shè)計(jì)過(guò)程中的關(guān)鍵[1]。ADV7390高速視頻編碼器容易受到噪聲、電磁干擾等因素的影響而產(chǎn)生異?，F(xiàn)象，如顏色異常、音色失真等問(wèn)題，為了減小串?dāng)_、過(guò)沖、地彈噪聲等干擾對(duì)信號(hào)傳輸過(guò)程中的影響，在遵循PCB布線原則和元器件的布局規(guī)則的前提下，還需要對(duì)系統(tǒng)采取必要的措施和改進(jìn)[2]。以ADV7390高速視頻編碼器為基礎(chǔ)對(duì)其進(jìn)行了仿真研究，對(duì)其中的關(guān)鍵信號(hào)線進(jìn)行了系統(tǒng)地討論分析，在此基礎(chǔ)上對(duì)其重要結(jié)構(gòu)做了進(jìn)一步驗(yàn)證和優(yōu)化。

1 ADV7390編碼器原理

圖1 視頻編碼系統(tǒng)原理框圖

ADV7390采用32引腳LFCSP封裝，屬于低功耗、高速、高度集成數(shù)模視頻編碼器，此編碼器針對(duì)低功耗操作進(jìn)行了優(yōu)化，尺寸較小，能夠?qū)?lái)自于CMOS設(shè)備傳輸?shù)?位視頻數(shù)據(jù)快速轉(zhuǎn)換為標(biāo)準(zhǔn)模擬基帶視頻信號(hào)。其原理如圖1所示。由于此系統(tǒng)信號(hào)傳輸關(guān)系較為復(fù)雜，若對(duì)整板每一路傳輸線都進(jìn)行分析，過(guò)于繁瑣且沒(méi)有必要，所以選擇了易產(chǎn)生干擾且易受到其它信號(hào)源干擾的關(guān)鍵網(wǎng)絡(luò)進(jìn)行研究。尋找關(guān)鍵網(wǎng)絡(luò)信號(hào)可通過(guò)Hyperlynx自帶的“Board Wizard”板級(jí)向?qū)Чδ埽ㄟ^(guò)對(duì)整塊板進(jìn)行快速地掃描和高效地處理，給出 網(wǎng)絡(luò)警告信息報(bào)告從而判斷關(guān)鍵網(wǎng)絡(luò)；也可根據(jù)分析元器件的上升下降沿速率、工作頻率、走線方式和走線長(zhǎng)度來(lái)判斷關(guān)鍵網(wǎng)絡(luò)。結(jié)合板級(jí)向?qū)c理論分析可知，此系統(tǒng)中高速信號(hào)集中于可編程時(shí)鐘與時(shí)鐘分配的傳輸線上，由此判斷出關(guān)鍵網(wǎng)絡(luò)的具體位置。

2 傳輸線耦合理論

傳輸線之間產(chǎn)生的耦合一般分為容性耦合和感性耦合，低耦合理論認(rèn)為當(dāng)耦合系數(shù)k≤0.316時(shí)不會(huì)產(chǎn)生二次耦合，此系統(tǒng)滿足低耦合理論。由于互耦電容的存在，動(dòng)態(tài)線上產(chǎn)生的位移電流耦合至靜態(tài)線并向兩端傳輸，根據(jù)Kirchhoff電流定律得出[3]

(1)

式中,Z0為網(wǎng)絡(luò)特性阻抗；Cm為傳輸線單位長(zhǎng)度耦合電容大?。籚s為動(dòng)態(tài)線上電壓；Δx為耦合傳輸線長(zhǎng)度。由于Vb=Vf，代入式(1)中，推導(dǎo)出對(duì)于長(zhǎng)度為d的傳輸線，靜態(tài)線上容性耦合產(chǎn)生的遠(yuǎn)端串?dāng)_為

(2)

同樣根據(jù)Kirchhoff電流定律可以得出靜態(tài)線上感性耦合產(chǎn)生的遠(yuǎn)端串?dāng)_為

(3)

式中,Lm為傳輸線單位長(zhǎng)度互耦電感的大小，由于容性耦合和感性耦合產(chǎn)生遠(yuǎn)端串?dāng)_的極性相反，可以得出傳輸線上總遠(yuǎn)端串?dāng)_為

(4)

分析式(4)可知，傳輸線上的遠(yuǎn)端串?dāng)_為脈寬很小的脈沖信號(hào)，其串?dāng)_的大小與網(wǎng)絡(luò)特性阻抗、傳輸線單位長(zhǎng)度的電容、電感、耦合線長(zhǎng)度等因素相關(guān)，且與耦合線長(zhǎng)度成正比。在對(duì)傳輸線上的串?dāng)_耦合進(jìn)行抑制時(shí)，可在這幾方面采取抑制措施。

3 信號(hào)串?dāng)_仿真分析

3.1 等效電路模擬分析

串?dāng)_是信號(hào)在傳輸線上傳導(dǎo)時(shí)，相鄰傳輸線之間產(chǎn)生的互容和互感效應(yīng)而引發(fā)的噪聲干擾。在設(shè)計(jì)高速PCB時(shí)，串?dāng)_現(xiàn)象是非常普遍的，同時(shí)也是影響信號(hào)完整性的主要因素之一。大規(guī)模的串?dāng)_會(huì)影響電路的傳輸特性，包括特性阻抗、傳輸速率、信號(hào)失真等問(wèn)題。一般的信號(hào)串?dāng)_是由多種因素引發(fā)的，如疊層厚度、布線間距、平行線長(zhǎng)度、端接技術(shù)等[4]。對(duì)此建立了雙傳輸線模型如圖2所示，圖中傳輸線TL1和TL2分別為攻擊線和受害線，接收端和驅(qū)動(dòng)端均為電壓值3.3 V的高速CMOS模型，設(shè)置其基本參數(shù)為：走線長(zhǎng)度12 cm，線寬102 μm，布線間距178 μm，介電常數(shù)4.0。其層疊結(jié)構(gòu)如圖3所示，兩路傳輸線均布置于統(tǒng)一耦合區(qū)域InnerSignal層。

圖2 雙傳輸線模型

圖3 PCB層疊結(jié)構(gòu)設(shè)計(jì)

為了更直接地觀察受害線受到串?dāng)_影響的干擾程度，將受害線的驅(qū)動(dòng)端設(shè)置為恒低電平，且僅在受害線的驅(qū)動(dòng)端U3.1和接收端U4.1處放置探針進(jìn)行觀測(cè)，對(duì)模型進(jìn)行仿真運(yùn)行，得到如圖4所示的TL2傳輸線信號(hào)波形，由圖可知，由于受到攻擊線的串?dāng)_影響，使兩條傳輸線產(chǎn)生了耦合效應(yīng)，致使傳輸線TL2上的信號(hào)產(chǎn)生了很大的波動(dòng)，最大值將近500 mV，如此大的干擾在實(shí)際過(guò)程中是不能忽略的。過(guò)程中由于能量傳輸損耗，致使波形隨時(shí)間變化逐漸趨于平緩。

改變二者的布線間距，根據(jù)“3W”設(shè)計(jì)規(guī)則，即線間距應(yīng)為線寬的3倍以上，將布線間距由原始178 μm修改為356 μm，再次運(yùn)行仿真，得到如圖5所示的波形圖，發(fā)現(xiàn)增大布線間距后的信號(hào)干擾明顯降低，優(yōu)化后接收端U4.1的干擾電壓的最大值約為200 mV，但依舊高于設(shè)計(jì)要求值40 mV，需要進(jìn)行進(jìn)一步優(yōu)化。

圖4 TL2傳輸線信號(hào)

圖5 線間距優(yōu)化前后對(duì)比

修改模型層疊厚度。將InnerSignal相鄰上下層介質(zhì)厚度減小一半，由原來(lái)的0.7 mm修改為0.35 mm，運(yùn)行仿真，得到如圖6所示波形圖。圖中可以看出，減小介質(zhì)厚度后接收端U4.1的信號(hào)改善明顯，由起初的串?dāng)_峰值200 mV降至50 mV左右。在此基礎(chǔ)上，運(yùn)行端接向?qū)Чδ?，向?qū)Ыo出端接建議阻值，在攻擊線TL1傳輸線與IC元件U1.1之間串接建議阻值75 Ω的電阻，再次運(yùn)行程序，仿真結(jié)果如圖7所示。由于對(duì)攻擊線進(jìn)行了端接，凈化了其傳輸信號(hào)，使得對(duì)周圍傳輸線的干擾影響大大降低。分析圖7可知，端接優(yōu)化后，接收端U4.1最大串?dāng)_值僅為18 mV，滿足設(shè)計(jì)需求。

圖6 介質(zhì)厚度優(yōu)化前后對(duì)比

圖7 端接優(yōu)化前后對(duì)比

3.2 PCB板級(jí)串?dāng)_分析

通過(guò)分析此PCB中傳輸速率、工作頻率、走線長(zhǎng)度等因素,從而判斷，關(guān)鍵網(wǎng)絡(luò)位于可編程時(shí)鐘和時(shí)鐘分配之間的傳輸線上[5]。將耦合電壓設(shè)置為50 mV，即與關(guān)鍵網(wǎng)絡(luò)之間產(chǎn)生的串?dāng)_值大于50 mV的傳輸線均視為攻擊網(wǎng)絡(luò)。為了使波形更加清晰精準(zhǔn)，將關(guān)鍵網(wǎng)絡(luò)設(shè)置恒為低電平觀察其受影響程度。運(yùn)行仿真，得到如圖8所示的串?dāng)_網(wǎng)絡(luò)。圖中實(shí)線部分為關(guān)鍵網(wǎng)絡(luò)傳輸線CLK，兩條虛線表示兩路攻擊網(wǎng)絡(luò)DSR和RTS，圖中虛線框部分表示三者之間產(chǎn)生串?dāng)_耦合的區(qū)域，說(shuō)明此處產(chǎn)生的耦合電壓值已超過(guò)設(shè)定值50 mV。

圖8 耦合電壓40 mV時(shí)的串?dāng)_信號(hào)

對(duì)圖8中參數(shù)進(jìn)行設(shè)置，將關(guān)鍵網(wǎng)絡(luò)CLK的驅(qū)動(dòng)端U1.AD5設(shè)置為靜態(tài)，設(shè)置攻擊網(wǎng)絡(luò)的驅(qū)動(dòng)端U1.AD10和U1.AK8為“CMOS”模型，運(yùn)行仿真得到如圖9所示的波形圖。由圖可知，關(guān)鍵網(wǎng)絡(luò)CLK已設(shè)置為靜態(tài)，但由于受到附近攻擊網(wǎng)絡(luò)1、2的影響產(chǎn)生了串?dāng)_效應(yīng)，引發(fā)了網(wǎng)絡(luò)CLK在零電壓上下的波動(dòng)，波動(dòng)峰值超過(guò)了100 mV。根據(jù)端接向?qū)У慕ㄗh阻值，在此情況下對(duì)攻擊網(wǎng)絡(luò)1、2的驅(qū)動(dòng)端分別串接了100 Ω和150 Ω的電阻，再次運(yùn)行仿真，結(jié)果如圖10所示。圖中分別為采取端接電阻措施前后關(guān)鍵網(wǎng)絡(luò)CLK的波形，對(duì)比兩波形可以發(fā)現(xiàn)，端接優(yōu)化后其信號(hào)波動(dòng)明顯降低，波形最大值僅為37 mV左右。

圖9 優(yōu)化前信號(hào)串?dāng)_波形

圖10 優(yōu)化前后CLK接收端信號(hào)對(duì)比

4 差分信號(hào)分析

4.1 差分對(duì)理論

差分對(duì)是通過(guò)兩條完全互補(bǔ)的信號(hào)線驅(qū)動(dòng)，差分對(duì)可以很好地避免噪聲干擾并提高信噪比，可以利用相反的磁場(chǎng)極性來(lái)抵消外界的電磁干擾，但對(duì)布線有較高要求，兩條傳輸線必須始終平行，且長(zhǎng)度完全相同。假設(shè)傳輸線1、2的特性阻抗分別為Z11和Z22，電流分別為I1和I2，耦合常數(shù)為C1、C2，根據(jù)歐姆定律，可得出兩傳輸線的電壓為[6]

(5)

當(dāng)傳輸線間距較近時(shí)，則阻抗Z11=Z22=Z0，I1=-I2，C1=C2=C，可得到其差分阻抗為

Zdiff=2V1/I1=2Z0(1-C)

(6)

分析上式可知，當(dāng)傳輸線間距較小時(shí)，差分對(duì)的特性阻抗比單個(gè)傳輸線對(duì)地阻抗的2倍小，且差分信號(hào)線的間距越小，它們之間的耦合能力越強(qiáng)，抵抗外界干擾能力越強(qiáng)。

4.2 差分傳輸線仿真

時(shí)鐘差分對(duì)傳輸線傳輸速率高，對(duì)阻抗匹配有較高要求。對(duì)時(shí)鐘差分對(duì)阻抗的有效控制，能保證元器件連接之間信號(hào)內(nèi)部轉(zhuǎn)換的正確性[7]。通過(guò)理論計(jì)算得到差分阻抗為110 Ω，以此來(lái)指導(dǎo)差分布線。在不考慮過(guò)孔影響的情況下，差分對(duì)布線間距為200 μm，由式(5)和式(6)可知，可以通過(guò)改變布線間距去改變差分阻抗值。為了驗(yàn)證理論計(jì)算的正確性，設(shè)計(jì)了3種不同的布線間距，分別為100 μm、200 μm、400 μm，三者對(duì)應(yīng)的差分阻抗分別為158 Ω、113 Ω、74 Ω。

為了更為直觀和準(zhǔn)確地分析3種情況，通過(guò)眼圖觀測(cè)波形?！把邸睆堥_(kāi)的大小表示信號(hào)失真的程度，直觀地反映了碼間串?dāng)_的強(qiáng)弱、噪聲影響以及信號(hào)傳輸?shù)膬?yōu)劣，眼寬越大，抖動(dòng)越小，則信號(hào)越好。設(shè)置眼圖參數(shù)：驅(qū)動(dòng)Bit流為偽隨機(jī)碼“PRBS”，序列位數(shù)為6，Bit間隔1 ns，起始狀態(tài)為“Low”，抖動(dòng)區(qū)域?yàn)楦咚狗植?。運(yùn)行仿真，結(jié)果如圖11所示。

表1為3種情況下的數(shù)據(jù)對(duì)比，通過(guò)觀察圖11和表1可知，當(dāng)布線間距為200 μm，差分阻抗為113 Ω時(shí)，眼寬為3種情況下最寬，其值為873 ps，且隨機(jī)抖動(dòng)最小，僅為75 ps，“眼”張開(kāi)最大，表示其信號(hào)失真最小，信號(hào)完整性最好。其它兩種情況，信號(hào)傳輸情況均不太理想，宜采用差分阻抗為113 Ω的布線方式。

圖11 差分阻抗對(duì)信號(hào)的影響結(jié)果

表1 不同差分阻抗的數(shù)據(jù)對(duì)比

4.3 差分對(duì)場(chǎng)強(qiáng)分布結(jié)果

為了較為直觀地反映差分對(duì)的耦合特性和電場(chǎng)分布，利用ANsoft HFSS建立了等效差分對(duì)模型，設(shè)置其介質(zhì)厚度為1.5 mm，介電常數(shù)為4.0，差分對(duì)線長(zhǎng)7 cm，線寬102 μm，布線間距200 μm。計(jì)算得出差分阻抗110 Ω，輸入差分信號(hào)，運(yùn)行仿真，結(jié)果如圖12、圖13所示的差模場(chǎng)強(qiáng)覆蓋圖，由圖12可知，由于差分信號(hào)相位差的影響，在差分對(duì)傳輸線的垂直切面方向形成了電壁—奇對(duì)稱軸，中間顏色較深區(qū)域表示電力線較為密集，耦合較強(qiáng)，差分對(duì)兩側(cè)越遠(yuǎn)區(qū)域電場(chǎng)越弱。分析圖13矢量場(chǎng)強(qiáng)覆蓋圖可知，圖中磁針指向表示電力線方向，電力線從正電壓傳輸線出發(fā)回到了負(fù)電壓傳輸線。

圖12 差分場(chǎng)強(qiáng)覆蓋云圖

圖13 差分矢量場(chǎng)覆蓋圖

5 結(jié)論

本文主要對(duì)高速PCB的串?dāng)_和差分對(duì)等信號(hào)完整性問(wèn)題進(jìn)行了研究討論，基于ADV7390視頻編碼器，利用Hyperlynx建立了傳輸線等效模型并對(duì)實(shí)際布線后PCB中的關(guān)鍵信號(hào)線進(jìn)行了串?dāng)_仿真分析，發(fā)現(xiàn)其信號(hào)傳輸過(guò)程中失真嚴(yán)重，針對(duì)此問(wèn)題提出了具體優(yōu)化措施，通過(guò)修改介質(zhì)厚度、布線間距和端接電阻等方式使信號(hào)質(zhì)量得到了明顯改善。應(yīng)用眼圖對(duì)比分析結(jié)果驗(yàn)證了時(shí)鐘差分對(duì)傳輸線阻抗匹配的合理性，并利用ANsoft HFSS分析了差分對(duì)傳輸過(guò)程中的場(chǎng)強(qiáng)分布，為設(shè)計(jì)差分布線間距和差分走線方式提供了依據(jù)。結(jié)果表明，仿真分析對(duì)PCB的設(shè)計(jì)及優(yōu)化具有重要的指導(dǎo)作用，對(duì)其信號(hào)完整性分析有較為深遠(yuǎn)的意義。

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