隨鉆測(cè)井儀器井下數(shù)據(jù)及信號(hào)通訊傳輸模塊設(shè)計(jì)

王秋然

（大慶鉆探工程公司鉆井工程技術(shù)研究院鉆井工藝研究所，黑龍江大慶163000）

1 主控芯片D/A轉(zhuǎn)換設(shè)計(jì)要求

要求：將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，進(jìn)行處理后輸出模擬信號(hào)。輸入延遲從接收模塊到邏輯模塊之間延遲為3.1ns，邏輯模塊到輸出模塊之間延遲為3.1ns。

驗(yàn)證：將模擬量進(jìn)行二進(jìn)制展開(kāi)，對(duì)應(yīng)的每一位按照由低向高的順序?qū)⑵浼訖?quán)計(jì)算后的計(jì)算值相加，所得的總模擬量就與數(shù)字量成正比，所得到的結(jié)果與數(shù)字量一一對(duì)應(yīng)成比例關(guān)系。由此可以實(shí)現(xiàn)將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)。

其中為二進(jìn)制數(shù)按位權(quán)展開(kāi)轉(zhuǎn)換成的十進(jìn)制數(shù)值。

由此有[1]：

進(jìn)一步簡(jiǎn)化可得：

通過(guò)上式可得結(jié)論如圖1所示。

圖1 10位A/D結(jié)果格式

由此，實(shí)現(xiàn)D/A轉(zhuǎn)換，符合設(shè)計(jì)標(biāo)準(zhǔn)。

比較器設(shè)計(jì)要求：輸出電壓響應(yīng)時(shí)間小于5ns，高電平轉(zhuǎn)低電平信號(hào)時(shí)間小于10ns，輸出電壓信號(hào)噪聲小于0.2mV。

2 計(jì)算驗(yàn)證

比較器電路原理圖如2所示。

圖2 比較器電路原理

設(shè)計(jì)電路時(shí)，差分計(jì)算器選用的為PMOS管，其精度高，功耗少，在做雙路差分計(jì)算時(shí)，誤差更小。這2個(gè)信號(hào)差分前，并不一致，其中電壓較低的，其打開(kāi)狀況較好，通過(guò)的電流值也更高；差分計(jì)算之后，會(huì)將輸出電壓拉高，同時(shí)反饋給輸入電路。輸入端采用的是NMOS管控制信號(hào)，分別為M9和M10，當(dāng)電源電壓Vc電壓值較低時(shí)，M10的柵電壓會(huì)被拉升，M9則處于臨界開(kāi)啟狀態(tài)，此時(shí)V0輸出的是高電壓信號(hào)。圖2中，柵電壓噪聲過(guò)高時(shí)，相應(yīng)的電流也會(huì)升高，使用M8和M9抑制過(guò)高的電壓和電流。電路的輸入端是兩路信號(hào)，經(jīng)過(guò)差分處理后，輸入一路信號(hào)，在計(jì)算過(guò)程中，通過(guò)弱化輸入信號(hào)去掉噪聲雜波，但同時(shí)輸出的信號(hào)幅度也小很多，因此要進(jìn)行末端電路信號(hào)放大，同時(shí)在末端加入反相器，使電路在放大電壓電流時(shí)，不會(huì)信號(hào)失真[2]。

M6和M7管完全匹配，M9、M10流過(guò) M5的電流平分流過(guò)M6、M7。故有：

根據(jù)M9和M5的尺寸比可得到M9的電流。同理，也可得到M10電流，將I10電流按M16和M4的尺寸比鏡像到I16。即：

由平衡條件可知：

I16=I15，I5=2I10

即：

考慮溝道調(diào)制效應(yīng)后，可得系統(tǒng)增益為：

這樣，由：

可得系統(tǒng)輸入失調(diào)電壓為：

通過(guò)計(jì)算可以發(fā)現(xiàn)，在放大末端輸出電流和電壓的同時(shí)，噪聲信號(hào)也會(huì)被同時(shí)放大，使電路容易產(chǎn)生失真信號(hào)。這時(shí)需要根據(jù)需求，將輸出信號(hào)的電壓和電流放大在合理的范圍內(nèi)。通過(guò)對(duì)比和試驗(yàn)，發(fā)現(xiàn)增益為90的情況下，信號(hào)失真度和放大程度都滿足設(shè)計(jì)要求。在輸入端控制電壓的寬長(zhǎng)比，可以從輸入端就將電壓的失調(diào)性降低，為后部電路處理提供方便。最后，調(diào)整完輸入電路電壓以及輸出電路放大增益之后，失調(diào)電壓維持在0.115mV左右，滿足設(shè)計(jì)要求。

電路中，比較器在比較電壓傳輸電壓的過(guò)程中，會(huì)出現(xiàn)延遲，根據(jù)原理及順序的不同，延遲可分為三級(jí)。第一級(jí)延遲是從靜態(tài)工作點(diǎn)跳變到第二級(jí)跳變點(diǎn)所用時(shí)間，假設(shè)驅(qū)動(dòng)第二級(jí)器件在跳變過(guò)程中大部分時(shí)間處于飽和區(qū)，并可近似認(rèn)為有一恒定電流驅(qū)動(dòng)寄生負(fù)載電容。那么，第一級(jí)延遲為：

其中：

第二級(jí)延遲是在第一級(jí)延遲時(shí)間結(jié)束時(shí)輸出一個(gè)階躍變化的信號(hào)開(kāi)始的，可以通過(guò)輸出的任一電源跳變到下級(jí)跳變電壓的時(shí)間計(jì)算出來(lái)，因此，I16可用于確定第二級(jí)輸出速度。這樣，其第二級(jí)延遲為：

同樣，第三級(jí)延遲是由輸出反相器產(chǎn)生的，延遲時(shí)間的計(jì)算主要是根據(jù)輸入電壓上升到50%與輸出電壓下降到50%的時(shí)間。

基于以上幾點(diǎn)，本電路的總延遲為：

ΔT=ΔT1+ΔT2+ΔT3

3 仿真結(jié)果分析

經(jīng)過(guò)分析原理和公式計(jì)算，在仿真時(shí)，本文采用的是工藝為1.2μm的CMOS管，參數(shù)模型采用的是HSPICE模型。在比較器仿真時(shí)，外部電源電壓設(shè)為3V，電路中使用的各個(gè)元器件性能設(shè)為最小值，輸入信號(hào)噪聲控制在90之內(nèi)，輸入電路增加反相器以及信號(hào)放大器。通過(guò)調(diào)整各部分參數(shù)，最終使各器件達(dá)到飽和狀態(tài)。

帶寬脈沖調(diào)制器的正端輸入是頻率為1MHz的鋸齒波信號(hào)，要求在-3dB時(shí)頻率要大于1MHz。本設(shè)計(jì)在調(diào)整后經(jīng)仿真得到的帶寬脈沖比較器小信號(hào)仿真波形如圖3所示。由圖3可見(jiàn)，其正常增益達(dá)到了80dB，在-3dB時(shí)的寬帶接近1MHz，截至頻率大于100MHz。

圖3 信號(hào)仿真波形

加入差分對(duì)管的目的是提升轉(zhuǎn)換速率，以便能夠加快比較器的翻轉(zhuǎn)。實(shí)驗(yàn)結(jié)果表明，本電路的輸出達(dá)到3V所用的上升時(shí)間約4ns，下降時(shí)間約5.5ns，滿足設(shè)計(jì)要求。

[1]孫肖子，張企民.模擬電路基礎(chǔ)[M].西安電子科技大學(xué)出版社，2001：56-57.

[2]張傳進(jìn).測(cè)井資料在鉆井工程中應(yīng)用現(xiàn)狀及展望[J].天然氣工業(yè)，2002,22（5）：55-57.