一種能改善DDS輸出精度的技術(shù)

屈八一， 米 婕， 陳瑞潔， 董紹峰， 陳曉龍， 周 渭

(1. 長安大學(xué) 信息工程學(xué)院，陜西 西安 710064；2. 西安電子科技大學(xué) 機(jī)電工程學(xué)院，陜西 西安 710071)

直接數(shù)字式頻率合成技術(shù)(Direct Digital Synthesizer，DDS)是一種廣泛應(yīng)用的頻率合成技術(shù)．它具有很多優(yōu)勢，例如，變頻速度快、頻率分辨率高等特點(diǎn)．目前國內(nèi)外針對DDS的主要研究內(nèi)容是提高DDS的運(yùn)行頻率，降低輸出信號的雜散和噪聲，研制能輸出多種信號的DDS芯片等方面，也有關(guān)于DDS理論的研究工作[1-4]．DDS的尾數(shù)頻率是一個(gè)基本問題，產(chǎn)生尾數(shù)頻率的原因是頻率控制字只能是整數(shù)，而實(shí)際計(jì)算出來頻率控制字往往帶小數(shù)[5-6]．若要輸出高準(zhǔn)確度的點(diǎn)頻[7-9]，小數(shù)部分的影響會使得合成器輸出的頻率和理論值之間存在差異．雖然直接數(shù)字式頻率合成技術(shù)已廣泛應(yīng)用，但是關(guān)于消除其尾數(shù)頻率方面的工作研究甚少．尾數(shù)頻率沒有被重視的一個(gè)原因是大量用到直接數(shù)字式頻率合成技術(shù)的場合，它不影響其應(yīng)用，例如在跳頻通訊中; 另外，很多人認(rèn)為以目前DDS的頻率分辨率，實(shí)用中只要微調(diào)DDS的參考源的頻率，便能由該DDS輸出一個(gè)精準(zhǔn)頻率[5]．這個(gè)觀點(diǎn)雖然是正確的，但是在原子頻標(biāo)的頻率鏈中采用直接數(shù)字式頻率合成器將會產(chǎn)生一個(gè)系統(tǒng)誤差，若設(shè)計(jì)的是二級頻標(biāo)，這個(gè)系統(tǒng)誤差則通過校準(zhǔn)可以消除，但是對于一級頻標(biāo)，要消除這個(gè)系統(tǒng)誤差需要大量的精密測量[10-12]．若是能直接消除上述尾數(shù)頻率，則很有價(jià)值．文中依據(jù)輸出理論頻率和實(shí)際頻率的相位差變化規(guī)律，對實(shí)際信號進(jìn)行相位修正，實(shí)現(xiàn)了一種無尾數(shù)的直接數(shù)字式頻率合成技術(shù)，即可輸出精確頻率的直接數(shù)字式頻率合成技術(shù)．由于技術(shù)方案中的附件電路都是數(shù)字電路，因此具有能在芯片上集成的優(yōu)勢．該技術(shù)與ADI公司在AD9913中采用的基于附加累加器來擴(kuò)展頻率控制字位數(shù)的方法比較[6]，在理論上不制約DDS內(nèi)核的速度．

1 無尾數(shù)頻率的直接數(shù)字式頻率合成理論

DDS的輸出頻率f0、參考時(shí)鐘頻率fc、相位累加器的長度N以及頻率控制字K之間的關(guān)系為

f0=Kfc2N．(1)

為消除DDS尾數(shù)頻率的影響，首先利用式(1)求得頻率控制字K．設(shè)K為K下取整的數(shù)據(jù)，控制頻率控制字為K時(shí)的持續(xù)時(shí)間為t1，控制頻率控制字為K+1時(shí)的持續(xù)時(shí)間為t2，設(shè)t=t1+t2，設(shè)時(shí)間t內(nèi)輸出信號的平均頻率f0，依據(jù)頻率的定義即頻率為單位時(shí)間內(nèi)完成的周期性變化的次數(shù)有時(shí)間t內(nèi)輸出信號的平均頻率

(2)

可見只要Kt1+K+1t2t=K,(3)

則輸出信號的平均頻率就等于擬產(chǎn)生的理想頻率．

對式(3)化簡可得，只要滿足:

t2t=K-K,(4)

即，t2t=t2(t1+t2)，等于用式(1)求得的頻率控制字的小數(shù)部分，輸出信號的平均頻率就等于擬產(chǎn)生的理想頻率．

2 實(shí)現(xiàn)方案設(shè)計(jì)

設(shè)計(jì)了兩種方案來實(shí)現(xiàn)．

方案1 基于單片機(jī)的控制實(shí)現(xiàn)DDS模塊的頻率，控制字在K和K+1 按一定規(guī)律變化的方案，其原理框圖如圖1所示．圖中的頻率變換模塊用于對外部參考源信號fREF進(jìn)行處理，其輸出是單片機(jī)的時(shí)鐘信號fMCU和DDS模塊的時(shí)鐘信號fc．利用單片機(jī)中的計(jì)數(shù)器對fMCU計(jì)數(shù)實(shí)現(xiàn)發(fā)送給DDS模塊的頻率控制字在K和K+1 之間交替變換．利用鍵盤實(shí)現(xiàn)對DDS模塊輸出頻率值的設(shè)定，顯示模塊的作用是顯示DDS模塊輸出信號的一些信息．

圖1 基于方案1改善DDS輸出信號的頻率準(zhǔn)確度的原理框圖

圖2 基于方案2改善DDS輸出信號的頻率準(zhǔn)確度的原理框圖

方案2 將直接對DDS技術(shù)中的相位累加過程進(jìn)行控制以使得頻率控制字能在K和K+1 之間快速交替變換．方案如圖2所示，主控單片機(jī)依據(jù)輸出頻率值計(jì)算出頻率控制字K并依據(jù)K的小數(shù)部分設(shè)計(jì)出一組數(shù)據(jù)．移位寄存器對設(shè)計(jì)的數(shù)據(jù)進(jìn)行移位操作，每來1個(gè)時(shí)鐘周期，移位寄存器將輸出1位．上述移位寄存器、N相位累加器、N位累加寄存器等都將在現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)中實(shí)現(xiàn)．寫入隨機(jī)存取存儲器(Random Access Memory，RAM)的數(shù)據(jù)的產(chǎn)生方法如下: 設(shè)fc= 100 MHz，f0= 10.23 MHz，當(dāng)采用圖2方案時(shí)，希望在 10 000 個(gè)時(shí)鐘周期fc內(nèi)能移出 8 912 個(gè)0和 1 088 個(gè)1，由于 8 912= 1 088× 8+208，因此送給移位寄存器的基本數(shù)據(jù)的低9位可以是 000000001b，但若全部都是該數(shù)據(jù)，則在 10 000 個(gè)時(shí)鐘周期fc內(nèi)少了208個(gè)1，可以在后面的208個(gè)字空間中寫入的數(shù)據(jù)的低9位是 000010001b．設(shè)計(jì)的數(shù)據(jù)的高7位全部補(bǔ)零，高7位對移位結(jié)果無影響，因?yàn)橹挥械?位數(shù)據(jù)接入后級移位寄存器，移位寄存器完整移出一個(gè)數(shù)據(jù)需要9個(gè)時(shí)鐘周期．可以計(jì)算出分別寫 000000001b 和 000010001b 的地址范圍．由于 10 000/ 9= 1 111.11，需要的RAM空間的大小為 1 111 個(gè)字，若從0地址開始順序?qū)懭?，則寫入 000000001b 的地址范圍為0至902，寫入 000010001b 的地址范圍為903至 1 110．

3 性能分析

由式(1)計(jì)算出的頻率控制字往往是無理數(shù)．為了便于實(shí)現(xiàn)，實(shí)際中只考慮小數(shù)部分的前4位．因此采用上述方法能將DDS中尾數(shù)頻率的影響減小至 1/104，但并沒有完全消除尾數(shù)頻率的影響．其次，采用文中所述方法獲得的輸出信號不是傳統(tǒng)意義上的單一頻率信號．輸出信號的頻率在兩個(gè)頻率之間的跳變使得輸出信號的頻譜很復(fù)雜．但由于上述兩個(gè)頻率之間的頻差非常小，且跳變的速度非常快，特別是采用方案2時(shí)，頻率的跳變往往在幾個(gè)時(shí)鐘周期內(nèi)就發(fā)生一次，這使得輸出信號和單一頻率信號幾乎無差別．下面對文中所述方法給輸出信號造成的相位抖動(dòng)進(jìn)行計(jì)算和分析．

設(shè)上述兩信號的頻率分別為f1和f2且f1≈f2，設(shè)它們在時(shí)間τ內(nèi)的累積相位差為Δφ(τ)，累積相位時(shí)差為Δt(τ)，則

(5)

而Δφ(τ)=2πΔt(τ)．累積相位差Δφ(τ)和累積相位時(shí)差Δt(τ)呈線性關(guān)系．設(shè)計(jì)算出的頻率控制字的小數(shù)部分有很多位，小數(shù)部分的前4位對應(yīng)的數(shù)字為M，在 10 000 個(gè)時(shí)鐘信號fc的周期內(nèi)，控制頻率控制字為K時(shí)的持續(xù)時(shí)間為 10 000-M個(gè)時(shí)鐘周期，控制頻率控制字為K+1 時(shí)的持續(xù)時(shí)間為M個(gè)時(shí)鐘周期，如此，則在上述 10 000 個(gè)時(shí)鐘信號fc的周期內(nèi)，輸出信號的平均頻率基本等于擬產(chǎn)生的理想頻率，而輸出信號和理想輸出的最大相位抖動(dòng)出現(xiàn)在 (10 000-M)fc時(shí)刻，基于式(1)和式(5)，可求得最大相位抖動(dòng)為

若采用的頻率控制為48位，設(shè)輸出頻率為10 MHz，則由式(6)可得上述最大相位抖動(dòng)為 3.55×10-18s．采用方案2時(shí)，控制輸出頻率值的頻率控制字在K和K+1 之間能以更快的速度變化，因此輸出信號的最大相位抖動(dòng)比由式(6)計(jì)算出的結(jié)果更小，即輸出信號的頻率穩(wěn)定性和頻譜純度也將更好．目前時(shí)頻領(lǐng)域中，若輸出信號相位抖動(dòng)小于 0.1 ps 以上，則能滿足大多數(shù)應(yīng)用的需求．

方案1和方案2比較，方案1較容易實(shí)現(xiàn)和實(shí)驗(yàn)．理論上，采用方案2獲得的輸出信號的頻率穩(wěn)定性和頻譜純度將更好，因?yàn)椴捎梅桨?時(shí)控制輸出頻率值的頻率控制字能以更快的速度在K和K+1 之間變化．方案2更具有實(shí)用價(jià)值，因?yàn)樗梢员挥糜趯DS芯片的改進(jìn)設(shè)計(jì)中．方案2中相比較傳統(tǒng)DDS芯片增加的硬件電路當(dāng)研究成熟時(shí)完全可以做到DDS芯片上．

圖3 基于方案1的實(shí)驗(yàn)框圖

4 實(shí)驗(yàn)結(jié)果和分析

4.1 實(shí)驗(yàn)設(shè)計(jì)

對方案1進(jìn)行了實(shí)驗(yàn)，以檢驗(yàn)方案的正確性并測試上述控制及附加電路對DDS頻率合成器輸出信號的影響．主要檢測輸出信號的頻率準(zhǔn)確度、單邊帶相位噪聲及頻率穩(wěn)定度．實(shí)驗(yàn)框圖如圖3所示．讓AD9852模塊分別按傳統(tǒng)方法和方案1描述的方法輸出10.23MHz，測量并記錄上述指標(biāo)．實(shí)驗(yàn)中對單邊帶相位噪聲和頻率穩(wěn)定度的測量由TSC 5125A完成，其參考源為HP8662輸出的 10 MHz 參考信號; 對頻率準(zhǔn)確度的測量采用Agilent 53132A完成，采用了時(shí)差法求輸出信號的頻率誤差[9]，53132A的參考源也為HP8662輸出的 10 MHz 參考信號，取樣時(shí)間長度為3天．

4.2 實(shí)驗(yàn)結(jié)果和分析

傳統(tǒng)方法獲得的10.23 MHz的單邊帶相位相位噪聲如圖4(a)所示，其頻率穩(wěn)定度見表1中的數(shù)據(jù)，頻率誤差為 -3.81×10-15，它與理論計(jì)算結(jié)果基本相等．由方案1獲得的 10.23 MHz 單邊帶相位相位噪聲如圖4(b)所示，其頻率穩(wěn)定度見表1中的數(shù)據(jù)，頻率誤差為零．采用時(shí)差法測頻率誤差時(shí)存在一定的誤差，且會受到Agilent 53132A分辨率的影響．采用方案1獲得的 10.23 MHz 的頻率誤差為零．因?yàn)樵?天的取樣時(shí)間內(nèi)，若 10.23 MHz 的頻率誤差非常小，它生成的 1 PPS 信號和 10 MHz 基準(zhǔn)信號的累積相位誤差非常小，小于Agilent 53132A的分辨率，因此獲得了頻率誤差為零的測量結(jié)果．可見采用方案1獲得的 10.23 MHz 的頻率誤差非常小，遠(yuǎn)小于傳統(tǒng)方法獲得的輸出信號的頻率誤差，同時(shí)測量結(jié)果表明采用方案1時(shí)，對輸出信號的相位噪聲指標(biāo)和頻率穩(wěn)定度指標(biāo)基本無影響，這符合理論分析結(jié)果．因?yàn)镈DS跳頻過程中引起的最大相位抖動(dòng)非常小， 跳頻速度又非?？欤?產(chǎn)生的輸出信號的最大相位抖動(dòng)遠(yuǎn)小于皮秒量級， 使得整個(gè)跳頻過程對輸出信號的影響基本可以忽略．這證明了方案1的正確性和有效性．文中未對方案2的進(jìn)行驗(yàn)證．由于采用方案2時(shí)頻率控制字在K和K+1 之間能以更快的速度變化，輸出信號的最大相位抖動(dòng)更?。虼丝纱_信方案2的正確性和有效性．

圖4 兩種方法獲得的10.23 MHz的相噪曲線

頻率穩(wěn)定度傳統(tǒng)方法輸出10.23MHz方案1描述的方法輸出10.23MHz1ms級頻率穩(wěn)定度5.45×10-105.47×10-1010ms級頻率穩(wěn)定度6.86×10-106.83×10-10100ms級頻率穩(wěn)定度6.50×10-116.47×10-111s級頻率穩(wěn)定度8.20×10-128.00×10-1210s級頻率穩(wěn)定度4.60×10-124.60×10-1220級頻率穩(wěn)定度3.80×10-123.90×10-12

5 結(jié) 束 語

在直接數(shù)字式頻率合成技術(shù)中，通過控制頻率控制字在兩個(gè)相鄰整數(shù)值K和K+1之間快速且規(guī)律的跳變的方法，能很好地解決直接數(shù)字式頻率合成技術(shù)中存在的由于對頻率控制字取整造成的實(shí)際輸出頻率和擬產(chǎn)生頻率有微小差異的問題．文中設(shè)計(jì)了兩套實(shí)現(xiàn)方案并對其中之一進(jìn)行了實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)的方案正確且有效，能比較容易地將原尾數(shù)頻率的影響減小至 1/104，且對獲得的輸出信號的相位噪聲指標(biāo)和頻率穩(wěn)定度指標(biāo)幾乎無影響．該技術(shù)在時(shí)頻測控領(lǐng)域及DDS芯片的改進(jìn)研究中有一定的參考價(jià)值和實(shí)用價(jià)值．

[1] ZHAO Z Y, LI X Y, CHANG W G. LFM-CW Signal Generator Based on Hybrid DDS-PLL Structure[J]. Electronics Letters, 2013, 49(6): 381-382.

[2] ZHOU Z H, LA RUE G S. A 12-bit Nonlinear DAC for Direct Digital Frequency Synthesis[J]. IEEE Transactions on Circuits and Systems Ⅰ: Regular Papers, 2008, 55(9): 2459-2468.

[3] AVITABILE G, CANNONE F, VANIA A. Phase Shifter Based on DDS-driven Offset-PLL[J]. Electronics Letters, 2006, 42(25): 1438-1439.

[4] GHOSH M, CHIMAKURTHY L S J, DAI F F, et al. A Novel DDS Architecture Using Nonlinear ROM Addressing with Improved Compression Ratio and Quantization Noise[C]//Proceedings of the 2004 IEEE International Symposium on Circuits and Systems. Piscataway: IEEE, 2004: II705-II708.

[5] 劉馬良, 朱樟明, 郭旭龍, 等. 一種4路內(nèi)插CORDIC的14位吉赫茲DDS IP核[J]. 西安電子科技大學(xué)學(xué)報(bào)，2013, 40(6): 62-66.

LIU Maliang, ZHU Zhangming, GUO Xulong, et al. 4 Channel Interpolated 14 bit High Speed CORDIC DDS IP Core[J]. Journal of Xidian University, 2013, 40(6): 62-66.

[6] 張俊安, 李廣軍, 張瑞濤, 等. 單片直接數(shù)字頻率合成器產(chǎn)品發(fā)展綜述[J]. 微電子學(xué), 2015, 45(5): 676-680.

ZHANG Jun’an, LI Guangjun, ZHANG Ruitao, et al. An Overview of Direct Digital Frequency Synthesizer IC[J]. Microelectronics, 2015, 45(5): 676-680.

[7] de CARO D, STROLLO A G M. High Performance Direct Digital Frequency Synthesizers Using Piecewise Polynomial Approximation[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2005, 52(2): 324-337.

[8] 屈八一, 宋煥生, 周渭, 等. 一種新型不同頻直接鑒相的鎖相環(huán)[J]. 西安電子科技大學(xué)報(bào), 2014, 41(2): 172-177.

QU Bayi, SONG Huansheng, ZHOU Wei, et al. Novel Phase Locked Loop with Direct Phase Detection for Two Frequency Different Signals[J]. Journal of Xidian University, 2014, 41(2): 172-177.

[9] LANGLOIS J M P, AL-KHALILI D. Phase to Sinusoid Amplitude Conversion Techniques for Direct Digital Frequency Synthesis[J]. IEE Proceedings: Circuits, Devices and Systems, 2004, 151(6): 519-528.

[10] GALLEANI L, TAVELLA P. Robust Detection of Fast and Slow Frequency Jumps of Atomic Clocks[J]. IEEE Transactions on Ultrasonics, Ferroelectrics, and Frequency Control, 2017, 64(2): 475-485.

[11] ZHAN L, LIU Y, YAO W, et al. Utilization of Chip-scale Atomic Clock for Synchrophasor Measurements[J]. IEEE Transactions on Power Delivery, 2016, 31(5): 2299-2300.

[12] 白麗娜, 周渭, 都倩倩, 等. 一種新穎的銫原子鐘頻率信號處理的線路技術(shù)[J]. 西安電子科技大學(xué)學(xué)報(bào), 2015, 42(2): 71-76.

BAI Lina, ZHOU Wei, DU Qianqian, et al. Novel Cesium Atomic Clock Frequency Signal Processing Circuit Technology[J]. Journal of Xidian University, 2015, 42(2): 71-76.