基于FPGA的相位測(cè)量?jī)x

桂林電子科技大學(xué)信息科技學(xué)院 桂邦豪

1.引言

相位測(cè)量作為一種重要的信號(hào)檢測(cè)技術(shù)，已廣泛應(yīng)用于電力、機(jī)械、航空航天、醫(yī)療、化工等各個(gè)領(lǐng)域，而其性能往往對(duì)所應(yīng)用的系統(tǒng)起著重要的作用。目前，國(guó)內(nèi)相位計(jì)生產(chǎn)廠家或研究單位明顯存在著技術(shù)老化問(wèn)題，其采用的器件、方法和技術(shù)與發(fā)達(dá)國(guó)家相比有較大的差距。同時(shí)，隨著國(guó)防和科教等的發(fā)展又迫切需要高精度、高性能的相位計(jì)。

2.FPGA芯片介紹

本次設(shè)計(jì)采用杭州康芯電子有限公司生產(chǎn)的以Altera 公司生產(chǎn)的FPGA器件：：Cyclone EP1C3T144C8N為主體的適配板作為數(shù)據(jù)采集電路硬件的核心，該適配板提供了一片集成度為15萬(wàn)門的EP1C3T144C8N，一個(gè)20MHz時(shí)鐘，一個(gè)JATG下載模式，一個(gè)AS模式下載口，使用起來(lái)十分方便。其中它所提供的20MHz時(shí)鐘可直接用來(lái)作為數(shù)據(jù)采集時(shí)所用的基準(zhǔn)信號(hào)源。

Altera Cyclone FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。Cyclone器件具有為大批量?jī)r(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場(chǎng)包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。器件基于成本優(yōu)化的全銅1.5V SRAM工藝，容量從2910至20060個(gè)邏輯單元，具有多達(dá)294912bit嵌入RAM。Cyclone FPGA支持各種單端I/O標(biāo)準(zhǔn)如LVTTL、LVCMOS、PCI和SSTL-2/3，通過(guò)LVDS和RSDS標(biāo)準(zhǔn)提供多達(dá)129個(gè)通道的差分I/O支持。每個(gè)LVDS通道高達(dá)640Mbps。Cyclone器件具有雙數(shù)據(jù)速率(DDR) SDRAM和FCRAM接口的專用電路。Cyclone FPGA中有兩個(gè)鎖相環(huán)(PLLs)提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。這些業(yè)界最高效架構(gòu)特性的組合使得FPGA系列成為ASIC最靈活和最合算的代方案。

3.設(shè)計(jì)的理論分析

FPGA數(shù)據(jù)采集電路測(cè)量正弦波信號(hào)頻率的原理是：在正弦波整形后得到的方波信號(hào)的一個(gè)周期為Tc秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以1/Tc，就是被測(cè)正弦波的頻率，單位為Hz。測(cè)量正弦波信號(hào)周期的原理是：在正弦波信號(hào)整形后得到的方波信號(hào)的一個(gè)周期為Tc秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以Tc秒，就是被測(cè)信號(hào)的周期，單位為秒。測(cè)量?jī)蓚€(gè)同頻信號(hào)的相位差，關(guān)鍵就是要測(cè)出兩個(gè)同頻正弦波信號(hào)起點(diǎn)的時(shí)間差△t，若△t測(cè)出，則根據(jù)：△a=△t×360°/t即可求出相位差△a，因此其測(cè)量原理與測(cè)量正弦波信號(hào)周期的原理相似。

本數(shù)字式相位測(cè)量?jī)x的要求是測(cè)試并顯示兩路輸入信號(hào)的頻率范圍在20Hz～20kHz，測(cè)試并顯示信號(hào)a，b的相位差，相位差的變化范圍為：a = 0°～359.9°，相位差的顯示分辨率為0.1，要求測(cè)量相位差的絕對(duì)誤差 ≤ 2°。由此可知：

由以上分析可以知道，要保證系統(tǒng)要求的精度，必須采用高于1/0.27uS=3. 7MHz的采集速度對(duì)信號(hào)周期進(jìn)行計(jì)數(shù)，為進(jìn)一步提高測(cè)量精度，同時(shí)為了便于計(jì)算，我們采用了10MHz方波作為FPGA數(shù)據(jù)采樣信號(hào)，F(xiàn)PGA在10MHz時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)的周期進(jìn)行計(jì)數(shù)，并對(duì)兩個(gè)同頻正弦信號(hào)所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位的數(shù)字量，19位的數(shù)字量的物理單位是0.1us。本設(shè)計(jì)采用20MHz的信號(hào)進(jìn)行二分頻，得到10MHz的數(shù)據(jù)采樣信號(hào)，其采樣的周期為0.1us。

為了實(shí)現(xiàn)中低頻測(cè)量精度的要求，我們可以采用10MHz的信號(hào)來(lái)循環(huán)計(jì)數(shù)被測(cè)信號(hào)的周期和兩個(gè)同頻正弦信號(hào)的相位所對(duì)應(yīng)的時(shí)間差值，時(shí)間單位為0.1us。也就是說(shuō)，計(jì)數(shù)的周期和相位差所對(duì)應(yīng)的時(shí)間差值的精度是0.1us。利用被測(cè)信號(hào)來(lái)刷新采樣計(jì)數(shù)，在20Hz時(shí)，刷新的頻率可以精確到10Hz，20kHz時(shí)達(dá)到10kHz，可以實(shí)現(xiàn)高頻多測(cè)量，低頻少測(cè)量的效果，時(shí)間計(jì)數(shù)精確可靠，為后面單片機(jī)的數(shù)據(jù)處理提供了穩(wěn)定、可靠的數(shù)據(jù)源。

4.FPGA數(shù)據(jù)采集電路系統(tǒng)組成

根據(jù)以上設(shè)計(jì)思想，F(xiàn)PGA數(shù)據(jù)采集電路可以設(shè)計(jì)成五個(gè)模塊，他們分別是：失重信號(hào)分頻模塊FPQ，測(cè)量控制信號(hào)發(fā)生模塊KZXH，被測(cè)信號(hào)有關(guān)時(shí)間檢測(cè)模塊SJJC，數(shù)據(jù)鎖存模塊SJSC和輸出選擇模塊SCXZ，整個(gè)系統(tǒng)組成框圖如圖1所示。

圖1 FPGA數(shù)據(jù)采集電路系統(tǒng)組成框圖

其中時(shí)鐘信號(hào)分頻模塊的FPQ作用是：將輸入的20MHz的信號(hào)分頻成10MHz的控制基準(zhǔn)時(shí)鐘信號(hào)CLKF。測(cè)量控制信號(hào)發(fā)生模塊KZXH的作用是：根據(jù)兩路被策信號(hào)整形后得到的方波CLKAA和CLKBB，產(chǎn)生有關(guān)的控制信號(hào)，包括時(shí)間檢測(cè)使能信號(hào)ENA，時(shí)間檢測(cè)清零信號(hào)CLRA，鎖存頻率數(shù)據(jù)控制信號(hào)LOADA，鎖存兩被測(cè)信號(hào)相位差數(shù)據(jù)控制信號(hào)CLB。被測(cè)信號(hào)頻率和相位差數(shù)據(jù)檢測(cè)模塊SJJC的作用是：在控制信號(hào)ENA和CLRA的控制下，對(duì)測(cè)控基準(zhǔn)時(shí)鐘信號(hào)CLKF進(jìn)行計(jì)數(shù)和清零，以便獲取有關(guān)頻率和相位差數(shù)據(jù)。數(shù)據(jù)鎖存模塊SJSC的作用是：在LOADA的上升沿將頻率鎖存在DATAA中，在CLB的下降沿時(shí)將相位差數(shù)據(jù)鎖存在DATAB中。輸出選擇模塊SCXZ的作用是：根據(jù)單片機(jī)發(fā)出的控制信號(hào)EN和輸出數(shù)據(jù)類型選擇信號(hào)RSEL，將被測(cè)信號(hào)頻率數(shù)據(jù)或相位差數(shù)據(jù)輸出。

5.軟件設(shè)計(jì)

程序利用VHDL語(yǔ)言進(jìn)程之間的并行關(guān)系同時(shí)對(duì)被測(cè)信號(hào)的周期和相位差值進(jìn)行計(jì)數(shù)。并使用Quartus II對(duì)其進(jìn)行編譯及時(shí)序仿真。

FPGA數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測(cè)正弦信號(hào)的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。并將數(shù)據(jù)存放到鎖存器中等待單片機(jī)的取數(shù)。

根據(jù)系統(tǒng)的整體設(shè)計(jì)方案，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號(hào)有：CLK—系統(tǒng)工作用時(shí)鐘信號(hào)輸入端；CLKAA，CLKBB—兩路被測(cè)信號(hào)輸入端；EN—單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在EN的上升沿，F(xiàn)PGA向單片機(jī)傳送數(shù)據(jù)；RSEL—單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng)RSEL=0時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)的頻率數(shù)據(jù)，當(dāng)RSEL=1時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)的相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號(hào)有：DATA[18…0]—FPGA到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào)EN和RSEL控制。其應(yīng)實(shí)現(xiàn)的功能就是負(fù)責(zé)對(duì)被測(cè)信號(hào)頻率數(shù)據(jù)和相位數(shù)據(jù)的實(shí)時(shí)測(cè)量。

6.Quartus II仿真

主要使用Quartus II對(duì)已經(jīng)編寫好的VHDL程序進(jìn)行時(shí)序仿真。根據(jù)需要對(duì)各個(gè)輸入信號(hào)設(shè)定初值后進(jìn)行仿真，可得到正確的波形圖，如圖2所示。

圖2 FPGA數(shù)據(jù)采集仿真圖

7.總結(jié)

本文論述的基于FPGA的相位測(cè)量?jī)x，充分利用了FPGA器件的特性，將數(shù)據(jù)采集分為五個(gè)模塊，采用了10MHz的控制基準(zhǔn)時(shí)鐘信號(hào)CLKF，將相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量，得到較為簡(jiǎn)單的硬件電路，簡(jiǎn)化了軟件編程，整個(gè)系統(tǒng)超過(guò)了設(shè)計(jì)的要求。

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