基于漏—源電平轉(zhuǎn)換的MOS電容放大器

易華祥+王德志+王一文

摘 要：文中提出了一種基于漏-源電平轉(zhuǎn)換的MOS電容放大器作為采樣保持電容的方法，以提高電荷域采樣的線性度。放大器巧妙地利用采樣和保持為兩個獨立過程的特性：當(dāng)處在采樣階段時，MOS電容放大器工作在反型區(qū)，此時有較大的電容值，等效為電荷域采樣的輸出電壓較小，提高了線性度；當(dāng)處在保持階段時，MOS電容放大器在漏-源電平轉(zhuǎn)換作用下從反型區(qū)變換到耗盡區(qū)，此時有較小的電容值，等效為電荷域采樣的輸出電壓被放大，使下一級電路能較好地工作。利用一種55 nm CMOS工藝設(shè)計了基于漏-源電平轉(zhuǎn)換的MOS電容放大器，并利用Spectre分析了該MOS電容放大器的功能。仿真結(jié)果論證了文中工作對提高電荷域采樣線性度的可行性。

關(guān)鍵詞：高靈敏度接收器；電荷域采樣；非線性；MOS電容放大器；漏-源電平轉(zhuǎn)換

中圖分類號：TP39；TN432 文獻標(biāo)識碼：A 文章編號：2095-1302（2017）12-00-04

0 引 言

基于電荷域采樣[1]或電壓域采樣[2]的離散時域架構(gòu)是設(shè)計低功耗、低成本和單片集成接收器的一種可行架構(gòu)。相比較，電荷域采樣具有如下優(yōu)勢：

（1）可以通過內(nèi)嵌sinc濾波器濾掉開關(guān)采樣產(chǎn)生的噪聲和旁瓣間的噪聲[3]；

（2）帶寬不受負(fù)載電容的影響，可以避免接收前端與模數(shù)轉(zhuǎn)換器（Analog to Digital Convertor，ADC）的接口使用功耗饑餓型緩沖器[4]；

（3）開關(guān)采樣產(chǎn)生的時鐘饋通和時鐘抖動都比較小等 [5]。

以上優(yōu)勢使得基于電荷域采樣的離散時域接收器受到學(xué)術(shù)界的廣泛關(guān)注[6-10]。

電荷域采樣的線性度對離散時域接收器的靈敏度[11，12]有較大影響。例如，當(dāng)利用電荷域采樣設(shè)計射頻前端時，其非線性將惡化接收前端的噪聲系數(shù)，甚至使接收前端產(chǎn)生減免和阻塞現(xiàn)象，導(dǎo)致接收器無法正常工作；當(dāng)電荷域采樣工作在模擬基帶時，其非線性將減小ADC的無雜散動態(tài)范圍[13]。為了提高電荷域采樣的線性度，其輸出電壓應(yīng)盡可能小[14]，但較小的電壓將惡化下一級電路輸入信號的信噪比。針對該問題，文中設(shè)計了一種基于漏-源電平轉(zhuǎn)換的MOS電容放大器，用作電荷域采樣的采樣保持電容。該MOS電容放大器巧妙地利用采樣和保持為兩個獨立過程的特性，在采樣階段時，MOS電容放大器工作在反型區(qū)，此時采樣電容值較大，使得輸出電壓較小，可以提高電荷域采樣的線性度；在保持階段時，MOS電容放大器在漏-源電平轉(zhuǎn)換的作用下從反型區(qū)變換到耗盡區(qū)，此時保持電容值較小，等效為電荷域采樣的輸出電壓被放大。因此，本論文設(shè)計的MOS電容放大器能同時提高電荷域采樣的線性度和下一級電路輸入信號的信噪比，對實現(xiàn)高靈敏度的電荷域采樣離散時域接收器具有重要意義。

1 理論分析

當(dāng)電荷域采樣選擇基于漏-源電平轉(zhuǎn)換的MOS電容放大器作為采樣保持電容時，既能提高電荷域采樣的線性度又可提高下一級電路輸入信號的信噪比。本節(jié)分析了基于漏-源電平轉(zhuǎn)換的MOS電容放大器的工作原理和該MOS電容放大器提高電荷域采樣線性度的可行性。

1.1 基于漏-源電平轉(zhuǎn)換的MOS電容放大器的工作原理

利用NMOS和PMOS構(gòu)造電容的原理分別如圖1和圖2所示。源極S和漏極D連接形成電容的下極板，柵極G作為電容的上極板。此外，NMOS電容和PMOS電容的襯底B應(yīng)分別接地和電源電壓，該接法使NMOS電容和PMOS電容只工作在反型區(qū)和耗盡區(qū)，因此電容-電壓（C-V）曲線呈單調(diào)特性[15]。

假設(shè)NMOS管的寬長比為200 ?m/4 ?m，VG為0.4 V且VD-S從0 V變化到VDD，NMOS電容的C-V曲線如圖3所示。當(dāng)VD-S為0 V時，NMOS管工作在反型區(qū)，電容值約10pF；當(dāng)VD-S增大到VDD時，NMOS管工作在耗盡區(qū)，此時電容降至約3 pF?；谠揅-V特性的NMOS電容的采樣保持電路如圖4所示。當(dāng)開關(guān)合上時處在采樣階段，電流Iin對NMOS電容充電，NMOS電容積累的電荷量為Iin與采樣時間的乘積；當(dāng)開關(guān)打開時處在保持階段，NMOS電容保持采樣階段的電荷量。保持階段的電容為3 pF，小于采樣階段的電容10 pF，且在兩個階段，電荷量不變，所以保持階段的電壓大于采樣階段的電壓，實現(xiàn)了放大功能。利用該放大特性設(shè)計電荷域采樣電路既可以提高電荷域采樣的線性度，又可以提高下一級電路輸入信號的信噪比，可以應(yīng)用于具有高靈敏度的電荷域采樣離散時域接收器。

1.2 提高電荷域采樣線性度的可行性分析

電荷域采樣如圖5所示。電荷域采樣主要由跨導(dǎo)gm和采樣電容Cs組成，gm將輸入電壓Vin轉(zhuǎn)換為輸出電流Iin后通過Cs進行采樣。因為電容Cs為無源器件，所以電荷域采樣的非線性主要由跨導(dǎo)的非線性導(dǎo)致。當(dāng)考慮gm的n次諧波失真時，在一個周期T內(nèi)Cs上積累的電荷Q為：

其中，gds為跨導(dǎo)的輸出電導(dǎo)，Vout為跨導(dǎo)的輸出電壓，gmNL，n和gdsNL，n為gm和gds的n次諧波失真系數(shù)。根據(jù)式（1）可知，電荷域采樣的非線性主要由gm、 gds的非線性和Vin、Vout的幅度導(dǎo)致。在給定的電荷域采樣系統(tǒng)中，即Vin （t）、gmNL，n和gdsNL，n為固定值，此時只有通過減小Vout （t）的幅度來提高電荷域采樣的線性度。但減小Vout （t）將導(dǎo)致下一級電路輸入信號的信噪比降低，使得電荷域采樣的線性度的優(yōu)化較復(fù)雜。

將圖5中的采樣電容gm替換成NMOS電容放大器后如圖6所示。當(dāng)時間t處在t0到t1時間段時，開關(guān)合上且VD-S設(shè)置為0 V；當(dāng)時間t處在t1到t0+T時間段時，開關(guān)打開且VD-S設(shè)置為VDD。根據(jù)上述理論分析得到：電荷域采樣處在采樣階段時，NMOS電容具有較大的值，因此Vout較小，電荷域采樣具有較高的線性度；電荷域采樣處在保持階段時，NMOS電容具有較小的值，因此，Vout較大，實現(xiàn)了放大功能，使得下一級電路的輸入信號具有較大的信噪比，且此時較大的Vout不影響跨導(dǎo)的線性度。所以利用基于漏-源電平轉(zhuǎn)換的MOS電容放大器提高電荷域采樣的線性度具有可行性。endprint

2 功能驗證

2.1 電路設(shè)計

電荷域采樣電路主要包括跨導(dǎo)、采樣開關(guān)和MOS電容放大器等模塊，其中跨導(dǎo)用于將輸入電壓轉(zhuǎn)換為輸出電流。如圖7（a）所示，跨導(dǎo)主要由NMOS管M1和PMOS管M2組成的反相器實現(xiàn)，電壓Vbp和電壓Vbn通過電阻R分別獨立為M2管和M1管提供直流偏置電壓，使跨導(dǎo)直流輸出電壓為VDD/2，以提高跨導(dǎo)的線性度[16]。采樣保持開關(guān)通過M3和M4組成的傳輸門實現(xiàn)，其導(dǎo)通電阻不隨Vout的變化而變化，使電荷域采樣具有較好的線性度。CLK1和CLK2分別控制NMOS電容的漏-源電壓和M5的導(dǎo)通或關(guān)斷，其中CLK2為高電平時M5導(dǎo)通，清除NMOS電容上積累的電荷；CLKP和CLKN為差分時鐘信號，控制采樣保持開關(guān)。該電荷域采樣的時序如圖7（b）所示。首先CLK2為高電平，清除NMOS電容上的電荷。然后CLKP為高電平同時CLK1為低電平，電荷域采樣處在采樣階段，NMOS電容工作在反型區(qū)，Vout的值較小，用于提高電荷域采樣的線性度。之后，CLKP變?yōu)榈碗娖?，電荷域采樣電路從采樣階段變化到保持階段。在保持階段CLK1先保持Δt時間的低電平使Vout穩(wěn)定，隨后變?yōu)楦唠娖绞筃MOS電容工作在耗盡區(qū)，從而降低了NMOS電容的值，Vout呈現(xiàn)較大的值，使下級電路輸入信號具有較高的信噪比。

2.2 仿真分析

文中利用一種55 nm的CMOS工藝設(shè)計了圖7所示的電荷域采樣電路，其中采樣保持電容為基于漏-源電壓轉(zhuǎn)換的NMOS電容放大器。該電路的仿真條件如下：輸入信號Vin為正弦波，其頻率和峰-峰值分別設(shè)為1 MHz和400 mV；采樣保持時鐘CLKP/ CLKN的頻率和占空比分別為5 MHz和50%；漏-源電平信號CLK1和清零時鐘CLK2的頻率均為5MHz，但CLK1和CLK2的脈寬分別為60 ns和20 ns。

仿真結(jié)果基于Cadence平臺和Spectre仿真工具得到，如圖8所示。

在t0時刻，CLK2從低電平轉(zhuǎn)換為高電平且高電平持續(xù)20 ns，NMOS電容和M5組成放電回路，Vout變?yōu)?；在t1時刻，CLKP轉(zhuǎn)換為高電平且持續(xù)100 ns，此時傳輸門導(dǎo)通，跨導(dǎo)的輸出電流Iin對NMOS電容充電；在t2時刻，CLKP變?yōu)榈碗娖?，傳輸門截止，NMOS電容保持t2時刻的電壓值，此時NMOS電容工作在反型區(qū)，電容值較大，Vout較小，電荷域采樣具有較高的線性度；在t3時刻，CLK2變?yōu)楦唠娖絍DD，此時NMOS電容變換到耗盡區(qū)，電容減小，所以Vout被放大。

以上分析結(jié)果論證了基于漏-源電平轉(zhuǎn)換的NMOS電容放大器的功能。

3 結(jié) 語

文中提出了一種基于漏-源電平轉(zhuǎn)換的NMOS電容放大器，將該放大器替代電荷域采樣電路中的采樣保持電容時，不但可以優(yōu)化電荷域采樣的線性度且能提高下一級電路輸入信號的信噪比。文中的研究工作對設(shè)計高靈敏度的電荷域采樣離散時域接收器具有重要意義。當(dāng)利用電荷域采樣設(shè)計接收器中的射頻前端電路時，通過優(yōu)化電荷域采樣的線性度可以減小射頻前端電路的噪聲系數(shù)，即提高了接收器的靈敏度；當(dāng)利用電荷域采樣設(shè)計接收器中的模擬基帶電路時，通過優(yōu)化電荷域采樣的線性度可以提高模數(shù)轉(zhuǎn)換器的無雜散動態(tài)范圍，等效為提高了接收器的靈敏度。

本文從基于漏-源電平轉(zhuǎn)換的MOS電容放大器提高電荷域采樣線性度的可行性和該可行性的功能驗證等兩個方面展開研究，最后利用一種55 nm的CMOS工藝設(shè)計了該電荷域采樣的電路，并利用Spectre仿真分析了基于漏-源電平轉(zhuǎn)換的MOS電容放大器的功能。

參考文獻

[1] SOHRABI Z， JANNESARI A. Analysis and design of discrete-time charge domain filters with complex conjugate poles[J].International Journal of Circuit Theory and Applications， 2017， 45（4）：530-549.

[2] XU Y， KINGET P R. A switched-capacitor RF front end with embedded programmable high-order filtering[J]. IEEE J.Solid-State Circuits， 2016， 51（5）： 1154-1167.

[3] JUHA Y K， VESA L， MARKKU R. Multirate charge-domain filter design for RF-sampling multi- standard receiver[J]. IEEE Trans. Circuits Syst.I， Reg.Papers， 2015， 62（2）： 590-599.

[4] MALKI B， YAMAMOTO T， VERBRUGGEN B， et al. A 70dB DR 10b 0-to-80MS/s current-integrating SAR ADC with adaptive dynamic range[J]. IEEE J. Solid-State Circuits， 2014， 49（5）： 1173-1183.

[5] XU G， YUAN J R. Comparison of charge sampling and voltage sampling [C]. The Proc. 43rd IEEE Midwest Symp. on Circuits and Systems， Lansing MI， 2000： 440 – 443.

[6] SADHU B H， STURM M， BRIAN M S， et al.Analysis and Design of a 5GS/s Analog Charge-Domain FFT for an SDR Front-End in 65 nm CMOS[J]. IEEE J.Solid-State Circuits， 2013， 48（5）： 1199-1211.endprint

[7] TOHIDIAN M， MADADI I， STASZEWSKI R B， et al. Analysis and Design of a High-Order Discrete-Time Passive IIR Low-Pass Filter[J]. IEEE Journal of Solid-State Circuits， 2014， 49（11）： 2575-2587.

[8] TOHIDIAN M， MADADI I， STASZEWSKI R B.A fully integrated discrete-time superheterodyne receiver[J]. IEEE Transactions on Very Large Scale Integration Systems， 2017， 25（2）：635-647.

[9] FERREIRA S B， KUO F W， BABAIE M， et al.System design of a 2.75-mW discrete-time superheterodyne receiver for Bluetooth low energy[J]. IEEE Trans. Microw. Theory Techn， 2017 （99）：1-10.

[10] KUO F W， FERREIRA S B， CHEN H N R， et al.A Bluetooth Low-Energy Transceiver With 3.7-mW All-Digital Transmitter， 2.75-mW High-IF Discrete-Time Receiver， and TX/RX Switchable On-Chip Matching Network[J]. IEEE Journal of Solid-State Circuits， 2017， 52（4）： 1144-1162.

[11]張洪倫， 巴曉輝，陳杰，等.基于FFT的微弱GPS信號頻率精細估計[J].電子與信息學(xué)報， 2015，37（9）：2132-2137.

[12]孫文軍， 芮國勝， 張洋， 等.基于系統(tǒng)一階攝動解主頻功率比的弱信號檢測方法[J].電子與信息學(xué)報， 2016， 38（1）：160-167.

[13] LI H T， BOLING S B， MASON A J.CMOS Amperometric ADC with High Sensitivity， Dynamic Range and Power Efficiency for Air Quality Monitoring[J].IEEE Trans. Biomedical Circuits and Systems， 2016，10（4）：817-827.

[14] SUBRAMANIYAN H K， KLUMPERINK E A M， SRINIVASAN V， et al.RF Transconductor Linearization Robust to Process， Voltage and Temperature Variations[J].IEEE Journal of Solid-State Circuits， 2015， 50（11）： 2591-2602.

[15] ANDREANI P， MATTISSON S. On the Use of MOS Varactors in RF VCOs[J].IEEE Journal of Solid-State Circuits， 2000，35（6）： 905-910.

[16] DUONG Q T， QAZI F， DABROWSKI J J. Analysis and Design of Low Noise Transconductance Amplifier for Selective Receiver Front-End[J].Analog Integrated Circuits and Signal Processing， 2015，85（2）： 361-372.endprint