基于FPGA的MT9P401圖像傳感器驅(qū)動設(shè)計研究

王秋鵬

（西安鐵路職業(yè)技術(shù)學院 陜西 西安710014）

基于FPGA的MT9P401圖像傳感器驅(qū)動設(shè)計研究

王秋鵬

（西安鐵路職業(yè)技術(shù)學院 陜西 西安710014）

為提升道路抓拍的分辨率，本次研究對基于FPGA的MT9P401圖像傳感器的驅(qū)動急性軟、硬件驅(qū)動設(shè)計研究，通過利用利用FPGA的大面陣CMOS圖像傳感器驅(qū)動設(shè)計來避免圖像分辨率低問題。通過研究發(fā)現(xiàn)，以EP2C8T144C8（Altera公司）為硬件平臺，在FPGA內(nèi)部嵌入VerilogHDL編寫的I2C總線模塊進而對CMOS圖像傳感器的參數(shù)進行設(shè)置。通過合理設(shè)計，有效提升道路抓拍分辨率問題，為道路交通管理提供技術(shù)支持。

FPGA；MT9P401；圖像傳感器；驅(qū)動設(shè)計

隨著生活水平的不斷提升，汽車在給人們帶來了眾多的便捷的同時也帶來了慘目忍睹的交通事故。調(diào)查顯示[1]，當前交通道路上的抓拍系統(tǒng)的圖像傳感器多為小面陣器件，一般在100萬～200萬像素，這句造成抓拍的圖像分別率低、同時抓拍到的車輛數(shù)目不多等其他問題。因為這些問題的出現(xiàn)，使得人們關(guān)注的焦點聚集在大面陣的圖像傳感器上。本研究在設(shè)計中，主要分析了500萬像素的CMOS圖像傳感器MT9P401的工作模式，以QuartusⅡ為開發(fā)工具，對驅(qū)動電路設(shè)計方案進行硬件描述的時候使用VerilogHDL語言，并對所設(shè)計的驅(qū)動時序進行仿真和驗證。

1 MT9P401圖像傳感器概述

MT9P401出產(chǎn)于Micron公司是的一款具有500萬像素的CMOS圖像傳感器。像元尺寸為5.7 mm×4.28mm，分辨率為2 592 H×1944V，動態(tài)范圍為70.1 dB，相應的采樣速率為14f/s，最大傳輸速率為96 Mb/s[2]。

MT9P401圖像傳感器共有256個內(nèi)部寄存器，MT9P401的工作狀態(tài)由內(nèi)部寄存器的設(shè)置決定。I2C總線肩負著MT9P401與外部控制器的通信任務，每一幀圖像數(shù)據(jù)都是在I2C總線協(xié)議下輸出。默認情況下[3]，幀有效信號（Frame_Valid）的周期為70 ms，行有效 信號（Line_Valid）的周期為35 μs。在Frame_Valid和Line_Valid均為高電平時，輸出像素數(shù)據(jù)。當Frame_Valid為低電平時，出現(xiàn)垂直消隱。當Line_Valid為低電平時，出現(xiàn)水平消隱。像素數(shù)據(jù)讀出時序如圖1所示。

2 電路設(shè)計

2.1 硬件設(shè)置

1）電源模塊

圖1 像素數(shù)據(jù)讀出時序圖

按照MT9P401數(shù)據(jù)手冊上的要求CMOS圖像傳感器需要 5種電源[4]：+2.8 V的鎖相環(huán)電源VDDPLL、+2.8 V 的成像核心電源 VDDPIX、+2.8 V的IO口驅(qū)動電源VDDIO、+1.8V的數(shù)字電源VDD、+2.8 V的模擬電源VAA。按照EP2C8T144C8數(shù)據(jù)手冊要求FPGA部分需要提供3種電源：1.2 V的模擬電源 VAA、+1.2 V 的數(shù)字電源 VDD、+3.3 V 的 IO口驅(qū)動電源VDDIO。

在部分電源的選擇上，選擇TI公司的單端輸出LDO（TPS77001、TPS79003） 作為供電模塊，因為CMOS圖像傳感器的供電電源需要有較高的紋波抑制和噪聲，同時輸出壓降要低，通過負反饋調(diào)整輸出電流保持輸出電壓不變這是LDO的工作原理。LDO是一個降壓型的DC/DC轉(zhuǎn)換器，所以 Vin＞Vout，其工作效率可表達為

η=POUT/PIN=IOUT·VOUT/IIN·VIN=IOUT·VOUT/（IOUT+IGND）·VIN。LDO的工作效率保持60%～75%之間，靜態(tài)電流產(chǎn)生的較小[5-6]。

2）時鐘模塊

整個電路中最重要的、最特殊的信號就是時鐘模塊，時鐘模塊是其他器件的基本保障，所以，對系統(tǒng)時鐘信號的時延差要求非常小，不然會造成時序混亂[7-8]。所以，在電路中保持保持時鐘信號的穩(wěn)定性顯得尤為重要。本研究中，F(xiàn)PGA的控制時鐘由外部50 MHz的有源晶振提供。為了避免振蕩器干擾電源，在有源晶振旁加上104去耦電容。CMOS圖像傳感器的外部輸入時鐘EXTCLK需要100 MHz，其由FPGA中的PLL倍頻得到[9-10]。

3）CMOS圖像傳感器與FPGA通信模塊

MT9P401圖像傳感器的工作狀態(tài)有其內(nèi)部的存器決定，圖像傳感器復位后，對其寄存器進行配置，在進行外部控制器的選擇來完成讀寫任務[11]。在本研究中選用EP2C8T144C8（Altera公司生產(chǎn)）作為外部控制器，優(yōu)勢表現(xiàn)在具有足夠的邏輯容量、PLL和I/O數(shù)量。通過外部控制器實現(xiàn)對內(nèi)部寄存器的設(shè)置，采用串行模式進行配置、采用I2C總線傳輸協(xié)議進行通信協(xié)議，這樣來驅(qū)動出MT9P401的Frame_Valid和Line_Valid。

2.2 軟件設(shè)置

根據(jù)具體的應用環(huán)境，選擇合適的快門模式進行采樣。兩個內(nèi)部寄存器（11）H、（30）H通過I2C總線設(shè)置，其余的保持默認值得狀態(tài)。整個程序編制采用VerilogHDL語言自頂向下的設(shè)計方法編寫。根據(jù)MT9P401的驅(qū)動時序分析劃分功能模塊，將各位輸出信息對應各功能模塊，并對各功能進行設(shè)計輸入和仿真。程序中主要包括了時鐘模式和I2C總線控制模塊。其中時鐘模塊主要提供I2C總線的串行時鐘SCL和CMOS圖像傳感器的外部輸入時鐘EXTCLK。I2C總線協(xié)議有3中速度[12-14]：正常速度模式 100 kb/s、快速模式 400 kb/s、高速模式 3.5 Mb/s。應用速度1讀出的時序圖模式為500 kb/s，F(xiàn)PGA的外部輸入時鐘為50 MHz。對于CMOS圖像傳感器的外部輸入時鐘EXTCLK需要較高的穩(wěn)定性，利用Altera的IP工具，在QuartusⅡ軟件中通過MegaWizard設(shè)計一個PLL倍頻時鐘，使其輸出頻率為100 MHz，滿足CMOS圖像傳感器的外部輸入時鐘要求，這樣才能產(chǎn)生合理的時鐘信號。

軟件程序設(shè)置的核心是I2C總線控制模塊[15]，其主要作用是完成控制I2C總線上從設(shè)備的起始、讀寫、停止等狀態(tài)的轉(zhuǎn)換。初始化內(nèi)部寄存器EP2C8T144C8，此時如果調(diào)高寫使能信號（wr_enable），那么 EP2C8T144C8 向 MT9P401 發(fā)送從器件寫地址（BA）H，收到響應位后發(fā)送需要進行寫操作的MT9P401的內(nèi)部寄存器地址，收到響應位后繼續(xù)發(fā)送需要寫入寄存器的數(shù)據(jù)。若wr_enable為低，則開始對MT9P401的內(nèi)部寄存器進行讀操作。該程序的流程圖如圖2所示。

3 電路仿真與實現(xiàn)

在本研究中采用QUartus（Altera公司），利用QuartusⅡ8.0建立系統(tǒng)工程文件，根據(jù)，在要求具體的設(shè)置文件的參數(shù)和類型，在過程文件下簡歷各功能的VerilogHDL文件，在進行整體的仿真、編譯、綜合，然后安裝到EP2C8T144C8中進行調(diào)試。

在進行I2C總線控制仿真時序的時候要考慮其共包含兩個輸入端和3個輸出端。其中EP2C8T144C8的控制時鐘CLK為50 MHz，MT9P401的輸入時鐘EXTCLK為100 MHz，復位信號RST為高電平，I2C的串行時鐘SCL為500 kHz。同時通過I2C的串行數(shù)據(jù)線SDA依次對 MT9P401內(nèi)部的（11）H和（30）H兩個寄存器進行配置，配置過程遵循I2C總線傳輸協(xié)議。圖3為總線控制時序仿真圖。

安裝完畢EP2C8T144C8后，用示波器探頭測量MT9P401的Frame_Valid和Line_Valid輸出引腳，查看輸出波形?？梢钥吹接羞B續(xù)的Frame_Validd和Line_Valid輸出，而且Frame_ValidLine_Valid的周期約為70ms，Line_Valid 的周期約為35 μs，符合MT9P401的驅(qū)動時序要求，說明FPGA完成了對MT9P401的驅(qū)動設(shè)置。實際測量的數(shù)據(jù)結(jié)果顯示I2C總線控制時序設(shè)計正確，MT9P401圖像傳感器在I2C總線控制作用下，工作狀態(tài)正常，能夠輸出有效的數(shù)據(jù)信號。與此同時，綜合復雜可編程邏輯器件可使設(shè)計的驅(qū)動電路具有較多的優(yōu)勢，主要包括：功耗低、集成度高、接口便捷等，為大面陣CMOS圖像傳感器的抓拍相機系統(tǒng)的研究提供了可能性。由于FPGA的可編程性和VerilogHDL編程語言的可移植性，使設(shè)計更具有應用價值?；诹硗釬PGA的可編程性和VerilogHDL編程語言的可移植性，使得該設(shè)計具有加廣范的應用價值。

圖2 系統(tǒng)流程圖

圖3 I2C總線控制時序圖

4 結(jié) 論

本次研究首先對MT9P401圖像傳感器的特征與功能進行了淺要分析，并在此基礎(chǔ)上，對基于FPG的MT9P401圖像傳感器驅(qū)動設(shè)計進行研究，從硬件結(jié)構(gòu)與軟件功能方面入手，充分解決了傳感器圖像抓怕質(zhì)量問題。實驗還通過電路仿真與實現(xiàn)使設(shè)計研究得到佐證，使道路圖像抓拍中圖像傳感器應用效果更加突出。

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Driver design of FPGA-based image sensor MT9P401

WANG Qiu-peng
（Xi'an Railway Vocational and Technical College，Xi'an 710014，China）

To enhance road capture resolution，this study MT9P401 image sensor FPGA-based acute soft drive，hard drive design studies，through the use of FPGA large area array CMOS image sensor drive designed to avoid image resolution low problem.Through the study found，with EP2C8T144C8（Altera company） as the hardware platform，embedded within the FPGA VerilogHDL written I2C bus module and then to the CMOS image sensor parameters can be set.Through rational design，effectively enhance road capture resolution problems and provide technical support for road traffic management.

FPGA； MT9P401； an image sensor； driven design

TN99

A

1674-6236（2017）16-0187-03

2016-07-06稿件編號：201607051

王秋鵬（1980—），男，河南濟源人，碩士，副教授。研究方向：鐵道車輛。