基于OMAPL138與FPGA的慣性姿態(tài)測量系統(tǒng)設(shè)計與實現(xiàn)

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(1.西安應(yīng)用光學(xué)研究所，西安 710065；2.陸軍航空兵軍代局駐西安地區(qū)軍代室，西安 710043)

基于OMAPL138與FPGA的慣性姿態(tài)測量系統(tǒng)設(shè)計與實現(xiàn)

薛媛元1，劉超2，陳穎1，許開鑾1，王敏1，楊遠(yuǎn)成1

(1.西安應(yīng)用光學(xué)研究所，西安710065；2.陸軍航空兵軍代局駐西安地區(qū)軍代室，西安710043)

為了滿足高性能、低成本及多接口的慣導(dǎo)使用需求，設(shè)計一種基于OMAPL138+FPGA的大存儲空間慣性姿態(tài)測量系統(tǒng);系統(tǒng)設(shè)計充分利用OMAPL138的異構(gòu)雙核結(jié)構(gòu)，結(jié)合每種處理器應(yīng)用特點，進(jìn)行任務(wù)劃分并構(gòu)建硬件平臺;設(shè)計了豐富的外圍接口，通過選擇接入GPS、北斗或里程計，能夠?qū)崿F(xiàn)多種組合導(dǎo)航方式;根據(jù)使用環(huán)境提出慣導(dǎo)與里程計組合導(dǎo)航方案和相應(yīng)軟件流程，并進(jìn)行了姿態(tài)精度測量及導(dǎo)航定位精度試驗;姿態(tài)測量精度優(yōu)于0.5密位，純慣性導(dǎo)航定位精度為0.3‰ D (CEP)，組合導(dǎo)航的定位精度為0.14‰，試驗結(jié)果表明，系統(tǒng)穩(wěn)定可靠，硬件平臺滿足慣導(dǎo)計算機(jī)設(shè)計需求。

OMAPL138； FPGA；捷聯(lián)慣導(dǎo)；姿態(tài)解算

0 引言

隨著計算機(jī)技術(shù)水平的提高，計算機(jī)性能大幅度提升，以計算機(jī)為數(shù)字平臺的捷聯(lián)慣導(dǎo)系統(tǒng)迅速發(fā)展。近些年，慣導(dǎo)系統(tǒng)有向小型化甚至微型化發(fā)展的趨勢[1]；且傳感器的數(shù)據(jù)更新率越來越快，對慣導(dǎo)計算機(jī)的處理速度及存儲空間提出了更高的要求[2]；此外，不同種類的組合導(dǎo)航系統(tǒng)對各類傳感器信號有不同的接入形式，因此需要導(dǎo)航計算機(jī)的接口方式多樣化。國內(nèi)嵌入式捷聯(lián)慣導(dǎo)系統(tǒng)普遍存在導(dǎo)航計算機(jī)結(jié)構(gòu)簡單，運算速度不高，存儲空間小等問題[3]，從而不能在較短的周期內(nèi)完成高精度姿態(tài)解算。因此，設(shè)計一款體積小、速度快，存儲空間大，多種外設(shè)接口的慣性姿態(tài)測量系統(tǒng)具有較廣泛的應(yīng)用需求。

1 方案設(shè)計

本文提出了一種新的高性能嵌入式捷聯(lián)慣導(dǎo)姿態(tài)解算硬件方案。使用異構(gòu)雙核處理器OMAPL138及FPGA為系統(tǒng)的運算單元與控制核心，雙核處理器OMAP-L138芯片內(nèi)嵌ARM9內(nèi)核與C6713 DSP內(nèi)核，DSP內(nèi)核實現(xiàn)各種數(shù)據(jù)的預(yù)處理、傳感器信號的誤差補(bǔ)償、姿態(tài)解算、導(dǎo)航解算等； ARM內(nèi)核負(fù)責(zé)任務(wù)控制及管理； FPGA選用Xilinx公司的Spant 6系列芯片XC6SLX45T，用來實現(xiàn)與外部傳感器的數(shù)據(jù)采集與通信。本文所采集的傳感器主要有：慣性器件(3個陀螺及3個加速度計)、GPS/北斗接收機(jī)、里程計、溫度傳感器等。此外，F(xiàn)PGA還通過內(nèi)部雙口RAM實現(xiàn)與DSP進(jìn)行數(shù)據(jù)交互。系統(tǒng)功能原理如圖1所示。

圖1 硬件平臺功能原理框圖

2 硬件設(shè)計

2.1 電源設(shè)計

硬件平臺的搭建需要健壯的、低噪聲的電源系統(tǒng)。選擇使用線性調(diào)節(jié)器還是開關(guān)調(diào)節(jié)器至關(guān)重要，通過比較兩種調(diào)節(jié)器的優(yōu)缺點[5]，本文使用LDO調(diào)節(jié)器與開關(guān)調(diào)節(jié)器結(jié)合的供電方法，PLL電路選擇LDO調(diào)節(jié)器，CPU核與I/O電源選擇開關(guān)調(diào)節(jié)器，在降低功耗的同時可避免電磁輻射對高頻電路的干擾。通過分析各芯片供電電壓并計算各電壓的功耗及電流，本文選擇對DSP電路、FPGA電路及串口電路分別供電。

2.1.1 DSP供電設(shè)計

選用TPS65053電源芯片為DSP供電，該芯片具有兩路DC/DC，三路LDO，每路轉(zhuǎn)換電路均有一個使能端，高電平有效。輸入5 V，輸出1.2 V、1.8 V、3.3 V。將1.2 V配置為DC/DC輸出，為DSP的內(nèi)核電源；1.8 V為DSP中USB及DDR的供電，因DDR的頻率較高，故配置1.8 V為LDO電源；3.3 V為IO電源，配置為DC/DC。

圖3 采樣電路圖

OMAOL138上電順序為內(nèi)核1.2 V先上電，然后1.8 V，最后3.3 V。為了使+1.2 V先供電，用5 V使能TPS65053的ENDCDC1啟動+1.2 V。 使用TPS3808G01控制1.2 V使能1.8 V。將TPS65053的1.2 V輸出連接至TPS3808G01的SENSE端，如圖2所示，當(dāng)+1.2 V上電后， EN1 V8輸出為高，使能ENLDO1，啟動+1.8 V。+1.8 V啟動后，TPS65053的ENDCDC2使能，啟動+3.3 V，至此，OMAPL138的上電過程完成。

圖2 TPS3808電路

2.1.2 FPGA供電設(shè)計

FPGA選用Xilinx公司的XC6SLX45T，該芯片有供電電壓為1.2 V的核電源， 供電電壓可選擇為2.5 V或3.3 V的輔助供電電源VCCAUX，及供電電壓可選擇為3.3 V、2.5 V、1.8 V、1.5 V或1.2 V，為I/O Bank n的輸出緩存器供電的VCCO_x，此處VCCAUX及VCCO_x均選擇3.3 V。

FPGA的FLASH配置芯片為XCF16PFSG48C，其VCCINT要求供電為1.8 V， VCCO、VCCJ供電為3.3 V，故需為FPGA電路部分提供3.3 V、1.8 V及1.2 V的電壓。依然選用TPS65053電源芯片為DSP供電，由于新一代FPGA取消了核電壓及IO電壓的上電次序，故FPGA電源設(shè)計可以不考慮上電順序。

串口電路部分采用低壓降線性穩(wěn)壓器TPS75733電源芯片進(jìn)行供電，輸入5 V，輸出3.3 V。

2.2 時鐘設(shè)計

OMAPL138的主處理器時鐘源輸入通過設(shè)計配置電阻可選擇FPGA輸入或晶體輸入為OMAPL138提供24 MHz時鐘；此外，提供32.768 kHz時鐘，作為ARM端的啟動時鐘信號，由晶體產(chǎn)生。FPGA的時鐘輸入通過晶振單獨供給。

2.3 復(fù)位設(shè)計

從簡化硬件電路和降低硬件成本考慮，本文復(fù)位部分主要通過軟件復(fù)位來實現(xiàn)。通過將+3.3 V的電源掉電復(fù)位信號與手動復(fù)位開關(guān)J5輸入至一個“與”邏輯芯片SN74AHC1G08，并將其輸出信號FPGA_RST_IN連接至FPGA的I/O端。在FPGA內(nèi)部，對FPGA_RST_IN信號進(jìn)行邏輯運算，運算后分別作為DSP和FPGA的復(fù)位信號輸出。邏輯運算的主要過程為：FPGA上電正常20.8 ms后，將輸出給DSP的復(fù)位信號拉低，DSP開始復(fù)位， 275 ms后，DSP復(fù)位信號拉高；358 ms后，輸出給FPGA的復(fù)位信號拉低，500 ms后，F(xiàn)PGA的復(fù)位信號拉高。以此保證在每次復(fù)位結(jié)束后DSP先于FPGA工作，不但可以使得系統(tǒng)整體可靠工作，而且可以降低系統(tǒng)峰值功耗。

2.4 傳感器采樣電路設(shè)計

本文對傳感器的采集主要包括數(shù)字傳感器與模擬傳感器兩部分，其中，陀螺、歷程計及GPS接收機(jī)輸出為數(shù)字信號，由FPGA直接采集；加速度計輸出為模擬信號，采樣前端為差分放大電路，采樣后直接輸出數(shù)字信號，由FPGA控制。選擇ADS1210，24位高精度模數(shù)轉(zhuǎn)換器，帶有同步時鐘引腳，可實現(xiàn)多路數(shù)據(jù)的同步轉(zhuǎn)換。當(dāng)采樣速度1 kHz時，可達(dá)到20位的有效分辨率。加速度計的模擬采樣電路共3路，圖3所示為其中一路的采樣電路圖。

2.5 存儲設(shè)計

本文DSP數(shù)據(jù)存儲器選擇DDR2 SDRAM與OMAP-L138的DDR空間相連，芯片選用型號為MT47H64M16BT，共有64 M空間，用來存放數(shù)據(jù)變量、堆棧等。

因慣導(dǎo)姿態(tài)解算對存儲空間要求較高，結(jié)合系統(tǒng)實際導(dǎo)航算法需求，程序存儲器選用成本較低、且可以達(dá)到較高存儲密度的NAND型FLASH K9F4G08U0AH，與OMAP-L138的EMIFA空間相連。

FPGA通過FLASH配置芯片XCF16PFSG48C進(jìn)行程序存儲，當(dāng)FPGA上電或復(fù)位后，F(xiàn)PGA從FLASH配置芯片中讀取程序并運行。

表1 姿態(tài)測量

3 軟件設(shè)計

3.1 FPGA程序設(shè)計

FPGA實現(xiàn)的功能主要包括時鐘產(chǎn)生、采樣控制、可逆計數(shù)、雙口RAM存儲、串口控制等5部分。其中，時鐘控制模塊實現(xiàn)FPGA中各個模塊時鐘的產(chǎn)生、DSP 中斷及中低頻信號的產(chǎn)生；采樣控制模塊實現(xiàn)系統(tǒng)3路加速度計數(shù)據(jù)的采集；可逆計數(shù)實現(xiàn)3路陀螺、里程計、GPS/北斗接收機(jī)以及溫度傳感器的時序控制和數(shù)據(jù)采集，獲得數(shù)據(jù)后存入雙口RAM中；雙口RAM模塊實現(xiàn)數(shù)據(jù)的存儲，存儲采樣控制模塊輸入的數(shù)據(jù)及外部設(shè)備通過串口發(fā)送的數(shù)據(jù)，并發(fā)送給DSP，同時接收存儲DSP通過總線需要發(fā)送給FPGA 和外部設(shè)備的數(shù)據(jù)；串口控制模塊實現(xiàn)與上位機(jī)或其他接口的通訊，波特率根據(jù)任務(wù)需求設(shè)定，收和發(fā)送的數(shù)據(jù)均通過雙口RAM實現(xiàn)。FPGA工作流程如圖4所示。

圖4 FPGA工作流程圖

3.2 DSP程序設(shè)計

DSP作為系統(tǒng)的導(dǎo)航計算機(jī)，主要完成系統(tǒng)姿態(tài)的解算及航位推算。根據(jù)采集到的陀螺數(shù)據(jù)及加速度計數(shù)據(jù)，構(gòu)建原始姿態(tài)矩陣，完成初始對準(zhǔn)，獲得實驗坐標(biāo)系相對地理坐標(biāo)系的方向余弦矩陣。初始對準(zhǔn)后，姿態(tài)解算單元將采集的陀螺信息及加速度信息作為其方向余弦矩陣的參數(shù)，結(jié)合IMU姿態(tài)矩陣，完成姿態(tài)解析運算[8]，每5 ms解算一次。組合導(dǎo)航使用姿態(tài)信息、慣導(dǎo)速度信息和里程計的位置增量信息，進(jìn)行卡爾曼濾波后，得到估計的慣導(dǎo)系統(tǒng)誤差值，對慣導(dǎo)信息進(jìn)行修正補(bǔ)償。

4 試驗

4.1 姿態(tài)測量精度試驗

將三路陀螺及三路加速度計安裝在一個專門設(shè)計的IMU組件測試工裝上，陀螺、加計的輸入軸均按實驗轉(zhuǎn)臺的橫滾軸、俯仰軸和方位軸平行的方向配置。將IMU組件安裝固定在三軸轉(zhuǎn)臺上，三軸轉(zhuǎn)臺可隔離載體的擾動，陀螺和加速度計輸出的信息就是實驗轉(zhuǎn)臺相對慣性空間的角速度和線加速度，其測試如圖5所示。

圖5 姿態(tài)測量精度試驗示意圖

分別依次將三軸轉(zhuǎn)臺的方位、俯仰、橫滾軸按表1所示位置設(shè)置，同時采集姿態(tài)測量系統(tǒng)解算得到的相應(yīng)方位的角度信息，測量結(jié)果如下：

由測量結(jié)果可知，姿態(tài)解算精度優(yōu)于0.5密位。

4.2 跑車試驗

經(jīng)過在西安市長安區(qū)多次跑車試驗，首先標(biāo)定姿態(tài)測量系統(tǒng)在車上的安裝偏角，確定航向安裝偏角為-1.379325°，俯仰安裝偏角為0.40156°。系統(tǒng)沿外院新校區(qū)東門口順時針繞外院與西北大學(xué)新校區(qū)環(huán)形閉合路線進(jìn)行跑車試驗，圖6是該路線試驗的軌跡曲線。

圖中，A為運載車輛出發(fā)點，沿箭頭指示方向行駛一周，再回到出發(fā)點A。INS為純慣導(dǎo)解算的軌跡曲線，DR為慣導(dǎo)與里程計組合以后的軌跡曲線。經(jīng)測量，出發(fā)點A的真實地理坐標(biāo)為：緯度34.1381°，108.87523°，行駛里程5012.60米。行駛一周后由慣導(dǎo)計算機(jī)解算出A點的地理坐標(biāo)為緯度34.1381137°，經(jīng)度108.8752381°；慣導(dǎo)與里程計組合后解算出A點的地理坐標(biāo)為緯度34.1380902°，經(jīng)度108.8752308°。結(jié)合行駛的距離，可知本次試驗的純慣導(dǎo)定位精度為0.3‰ D (CEP)，結(jié)合里程計的定位精度為0.14‰ D (CEP)，其中D為行駛距離。

圖6 跑車試驗軌跡

5 結(jié)論

文章提出了一種基于OMAPL138與FPGA的慣性姿態(tài)測量系統(tǒng)硬件方案，進(jìn)行了方案分析、軟硬件設(shè)計，并完成了試驗驗證，試驗結(jié)果表明系統(tǒng)方案設(shè)計合理，姿態(tài)測量系統(tǒng)的姿態(tài)測量精度和導(dǎo)航定位精度較高，具有一定的工程應(yīng)用價值。

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DesignandRealizationofInertialAttitudeDeterminationSystemBasedonOMAPL138andFPGA

Xue Yuanyuan1, Liu Chao2, Chen Ying1, Xu Kailuan1, Wang Min1, Yang Yuancheng1

(1.Xi′an Institute of Applied Optics, Xi′an 710065, China;2.Military representative office of army aviation bureau in Xi′an, Xi′an 710043, China)

In order to meet the high capability, low cost and multi-interface requirements for applications of inertial navigation systems, an inertial attitude determination system with big storage space based on OMAPL138 and FPGA was designed. By making full use of OMAPL138’s heterogeneous dual-core architecture, task partition and hardware platform construction were achieved on the basis of each core’s characteristics. The system in this paper was designed with plentiful peripheral interfaces, so it was able to connect with GPS，Big Dipper or odometer to actualize an integrated navigation. According to the application environment, a navigation scheme integrating inertial with odometer was proposed, and appropriate software flowchart was designed. After attitude precision measurement experiment and navigation precision experiment, attitude measurement precision is better than 0.5 mil, pure inertial navigation precision is 0.3‰ D (CEP), and integrated navigation precision is 0.14‰ D (CEP). The experiment results show that the system is stable and reliable, and hardware platform meets the demands of inertial navigation computer.

OMAPL138; FPGA; strap-down inertial navigation; attitude calculation

2017-02-09；

2017-05-08。

薛媛元(1984-)，女，寧夏中寧人，工程師，主要從事慣性技術(shù)應(yīng)用、電子電路技術(shù)方向的研究。

劉 超(1985-)，男，陜西西安人，工程師，主要從事航空機(jī)械應(yīng)用、電子電路方向的研究。

1671-4598(2017)10-0001-03

10.16526/j.cnki.11-4762/tp.2017.10.001

TP274

A