基于雙噪聲耦合技術(shù)的連續(xù)時間Sigma-Delta ADC設計

鄧建飛，嚴海月，林福江

(中國科學技術(shù)大學 信息科學技術(shù)學院，安徽 合肥 230026)

基于雙噪聲耦合技術(shù)的連續(xù)時間Sigma-Delta ADC設計

鄧建飛，嚴海月，林福江

(中國科學技術(shù)大學 信息科學技術(shù)學院，安徽 合肥 230026)

連續(xù)時間Sigma-Delta調(diào)制器被大量應用于音頻電子系統(tǒng)及其他領域。設計采用單環(huán)二階連續(xù)時間系統(tǒng)架構(gòu)，包含分段式7 bit Flash量化器，提出了雙噪聲耦合結(jié)構(gòu)。通過對系統(tǒng)結(jié)構(gòu)的改進，二階系統(tǒng)有很好的穩(wěn)定性，能實現(xiàn)三階的噪聲整形效果，對DAC失配、環(huán)路延時、放大器有限帶寬等非理想特性有著非常好的魯棒性。仿真結(jié)果顯示，在3 M的輸入信號帶寬，16倍的過采樣率時，調(diào)制器信噪失真比(SNDR)達到96.9 dB,有效比特數(shù)(ENOB)為15.8 bit，輸入信號動態(tài)范圍(DR)為98 dB。

連續(xù)時間Sigma-Delta 調(diào)制器；雙噪聲耦合；分段式量化器

0 引言

目前，SAR ADC、Pipeline ADC和Sigma-Delta ADC是三種主流的模數(shù)轉(zhuǎn)換器[1]，然而，SAR ADC因為比較器的噪聲限制[2-3]，12 bit以上的精度實現(xiàn)起來相當困難，Pipeline ADC噪聲被級間放大器逐級放大，一般能夠?qū)崿F(xiàn)的有效精度只有不到8 bit，隨著現(xiàn)代音頻系統(tǒng)、測量系統(tǒng)等對精度要求的提高，Sigma-Delta ADC逐漸成為研究的熱門[4]。

然而，離散時間的Sigma-Delta ADC因為采用開關電容積分器，電容的充放電時間嚴重地限制了輸入信號的信號帶寬，連續(xù)時間架構(gòu)采用 RC積分器，可以完美地解決帶寬問題[5-7]，而且連續(xù)架構(gòu)自帶抗混疊濾波器，減小了一部分電路開銷。當然，連續(xù)時間Sigma-Delta ADC也面臨一些挑戰(zhàn)：時鐘抖動和環(huán)路延時對系統(tǒng)穩(wěn)定性有一定影響，反饋DAC的失配也會影響系統(tǒng)的性能。

本文在數(shù)字濾波結(jié)構(gòu)的基礎上，創(chuàng)造性地提出了雙噪聲耦合結(jié)構(gòu)，極大地提高了系統(tǒng)性能。

1 系統(tǒng)建模

連續(xù)時間Sigma-Delta ADC主要采用噪聲整形技術(shù)和過采樣技術(shù)。一般而言，環(huán)路濾波器的階數(shù)越高，噪聲整形效果越好，然而，當環(huán)路架構(gòu)超過三階時，系統(tǒng)的穩(wěn)定性會急劇下降，系統(tǒng)的輸入擺幅也會因此受到嚴重限制，多環(huán)路級聯(lián)結(jié)構(gòu)又會因為級間匹配性差而難以實現(xiàn)。所以如何在不影響系統(tǒng)穩(wěn)定性的前提下提高噪聲整形的階數(shù)是設計的難點。另一方面，高OSR限制了量化器的位數(shù)，同時也限制了信號帶寬，所以OSR和量化器位數(shù)也需要權(quán)衡。

綜合考慮以上因素，本文采用二階單環(huán)架構(gòu)，過采樣率為16，采用7 bit量化器，如圖1所示。為了降低積分器輸出擺幅，從而降低放大器的設計難度，節(jié)省功耗，加入了前饋通路。根據(jù)脈沖不變響應[8]和參數(shù)轉(zhuǎn)換法[9]，連續(xù)系統(tǒng)傳輸方程可以由離散系統(tǒng)進行推導：

Y1(n)=STF(z)U(z)+NTF(z)E(z)

(1)

其中Y(n)表示數(shù)字輸出，U(z)表示輸入模擬信號，E(z)是量化噪聲，STF(z)是信號傳遞函數(shù)，NTF(z)是噪聲傳遞函數(shù)。根據(jù)系統(tǒng)推導得到：

STF(z)?1； NTF(z)=(1-z-1)2

(2)

即系統(tǒng)對于信號是全通函數(shù)，而對于噪聲是二階高通函數(shù)，從而實現(xiàn)了噪聲整形效果。

圖1 單環(huán)二階連續(xù)系統(tǒng)

1.1數(shù)字濾波技術(shù)

在單環(huán)二階系統(tǒng)中，為了提高系統(tǒng)的轉(zhuǎn)換精度，本文采用了7 bit的Flash量化器，然而這會導致環(huán)路反饋DAC的失配變得非常嚴重，針對該問題，采用了數(shù)字濾波技術(shù)[10]，如圖2所示。

圖2 數(shù)字濾波架構(gòu)

圖4 雙噪聲耦合架構(gòu)

7 bit量化器被分成4 bit MSB和3 bit LSB兩個部分，其中MSB部分依然反饋回環(huán)路濾波器，而LSB部分則通過與模擬濾波器匹配的數(shù)字濾波器來達到同樣的濾波效果。數(shù)字濾波結(jié)構(gòu)傳輸方程如下：

Y2(n)=Y1(n)+LSB(NTF(z)-

NTF(z)digital)

(3)

數(shù)字濾波器與模擬濾波器相匹配時，傳輸方程與式(1)結(jié)果一致，此時反饋DAC由7 bit減少到4 bit，DAC的失配減弱，輸出信號諧波失真被極大地抑制，系統(tǒng)性能得到很大提高。

1.2數(shù)字噪聲耦合技術(shù)

然而在實際中，由于受環(huán)路濾波器的影響，模擬濾波器和數(shù)字濾波器一般不能完美匹配，這會使得有一小部分噪聲泄露出來。為了解決噪聲泄露帶來的影響，本文提出了數(shù)字噪聲耦合技術(shù)。如圖3所示。

圖3 數(shù)字噪聲耦合架構(gòu)

LSB經(jīng)過一個采樣周期的延時后重新送回到量化器的輸入端，數(shù)字濾波器同時增加一階，此時的系統(tǒng)傳輸方程中噪聲泄露項為：

Y3(n)=Y1(n)+Δleak

(4)

Δleak=ΔmismatchLSB·(1-z-1)

(5)

可以看到，濾波器不匹配帶來的噪聲泄露乘以一個(1-1/z)的高通函數(shù),相當于泄露的噪聲有了一階噪聲整形效果，雖然比系統(tǒng)的二階整形效果低了一階，但是考慮到泄露噪聲的能量本來就不高，所以仍然可以達到很好的效果。

1.3自噪聲耦合技術(shù)

一般而言，在Sigma-Delta ADC中，噪聲整形效果由環(huán)路濾波器階數(shù)決定，其他手段都在解決系統(tǒng)非理想因素帶來的影響。由于濾波器增加一階濾波器需要付出的代價太大，所以考慮在量化器處增加一階噪聲整形，基于該思路本文提出雙噪聲耦合結(jié)構(gòu)，在數(shù)字噪聲耦合結(jié)構(gòu)的基礎上增加了自噪聲耦合環(huán)路，構(gòu)成了雙噪聲耦合結(jié)構(gòu)，如圖4所示。

將量化自身的量化噪聲延遲一個周期后耦合到量化器輸入端。系統(tǒng)傳遞函數(shù)為：

Y4(n)=STF(z)U(z)+(1-z-1)NTF(z)E(z)+Δleak

(6)

可以看出，噪聲傳遞函數(shù)增加了(1-1/z)這樣一個高通函數(shù)，相當于量化器獲得了一階噪聲整形效果，這使得系統(tǒng)噪聲性能提升一階。需要特別指出的是，自噪聲耦合環(huán)路反饋了所有的7 bit量化器輸出，如果有一路存在DAC失配的問題，但是，該路被包含在兩階的環(huán)路濾波器中，所以DAC非線性誤差會有兩階噪聲整形效果，因此即使這一路沒有數(shù)字濾波，失配依然不足以影響系統(tǒng)精度。另外，自噪聲環(huán)路LSB部分也被送入模擬濾波環(huán)路，所以數(shù)字濾波器不用額外再增加一階。圖5顯示了幾種結(jié)構(gòu)的性能對比，從圖中可以看出，雙噪聲整形技術(shù)有效地提升了系統(tǒng)性能。

圖5 噪聲性能對比

2 系統(tǒng)性能分析

系統(tǒng)性能會受到其他的非理想因素影響，本節(jié)主要對系統(tǒng)性能作進一步分析，DAC失配問題已經(jīng)通過系統(tǒng)設計得到很好的解決，因此主要需要考慮由積分器有限帶寬、環(huán)路延時與時鐘抖動和輸入信號的幅值帶來的影響。

2.1積分器有限帶寬與有限增益

本設計采用的是RC積分器，主要非理想因素是積分器的有限帶寬和有限增益。對于有限增益，因為系統(tǒng)的速度不是非常快，而且加入了前饋系統(tǒng)，所以對于增益的要求并不高，系統(tǒng)計算后，只需要放大器開環(huán)增益大于50 dB即可，這樣一個增益要求很容易達到。相比而言，帶寬影響占主要地位，由文獻[11]可知，有限帶寬的積分器傳遞函數(shù)可以表示為：

ITFGBWi=

(7)

其中i表示第i路反饋，k表示積分器反饋通路的增益因子，當運放的開環(huán)增益足夠大時，式(7)可化簡為：

(8)

其中：

(9)

(10)

由式(8)可以看出，帶寬有限的積分器可以等效成一個理想積分器乘以一個增益誤差和一個額外的積分器延時，增益誤差可以通過調(diào)節(jié)RC常數(shù)解決。而根據(jù)文獻[12]可以計算出本文系統(tǒng)帶來的額外延時為0.05個采樣周期，該延時帶來的影響在下文中會進行討論。

2.2環(huán)路延時與時鐘抖動

在高速電路中，時鐘抖動帶來的影響會很大，而本文結(jié)構(gòu)只有80 MHz的采樣頻率，時鐘抖動的影響基本可以忽略。本文采用的分段式Flash量化器，其量化延時在0.08個采樣周期以內(nèi)，而積分器的延時通過計算在0.05個采樣周期左右，因此系統(tǒng)環(huán)路延時大約在0.13個采樣周期，圖6體現(xiàn)了環(huán)路延時對系統(tǒng)SNDR的影響，可以看出，當環(huán)路總延時低于0.3個采樣周期時，系統(tǒng)性能基本不會有太大衰減。

圖6 環(huán)路延時對系統(tǒng)性能的影響

2.3輸入動態(tài)范圍

動態(tài)范圍(Dynamic Range, DR)指的是最大信號功率和最小信號功率的比值，最小信號指的是SNDR為0 dB時的輸入信號功率，即能檢測到的最小輸入信號。DR是ADC重要的指標之一，通過系統(tǒng)仿真，本設計的輸入信號幅值與SNDR之間的關系如圖7所示。

圖7 輸入信號幅值與SNDR的關系

由圖7可以看出，輸入動態(tài)范圍為98 dB，系統(tǒng)有非常好的線性度。

3 結(jié)論

雙噪聲耦合技術(shù)很好地解決了噪聲泄露的問題，并構(gòu)造了具有噪聲整形效果的量化器,在3 MB的信號帶寬內(nèi)，系統(tǒng)可以達到98 dB的動態(tài)范圍和96.9 dB的SNDR,具有非常好的穩(wěn)定性與線性度，且該技術(shù)具有良好的移植性，對Sigma-Delta ADC設計有一定借鑒意義。后續(xù)會就提高系統(tǒng)速率和降低系統(tǒng)功耗做進一步研究。

[1] MURMANN B. ADC performance survey 1997-2016[EB/OL].(2016-07-12)[2016-12-16]. Available:http://web.stanford.edu/～murmann/adcsurvey.html.

[2] 徐韋佳,施琴,田俊杰,等. 一種應用于10位SAR ADC的高精度比較器電路設計[J]. 微型機與應用,2017,36(4):32-35.

[3] 趙川,唐寧,翟江輝. 用于SAR ADC中的雙通道逐次逼近寄存器的設計與實現(xiàn)[J]. 微型機與應用,2015,34(10):25-28.

[4] 郭紅轉(zhuǎn). 一種數(shù)字陀螺中∑-△DAC的數(shù)字調(diào)制器設計和驗證[J]. 電子技術(shù)應用,2015,41(4):53-55,59.

[5] SCHREIER R, ZHANG B. Delta-sigma modulators employing continuous-time circuitry[J]. IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, 1996, 43(4): 324-332.

[6] ORTMANNS M, GERFERS F, MANOLI Y. A continuous-time sigma-delta modulator with switched capacitor controlled current mode feedback[C]. Proceedings of the 29th European Solid-State Circuits Conference, 2003. IEEE, 2003: 249-252.

[7] KAUFFMAN J G, WITTE P, LEHMANN M, et al. A 72 db dr, ct ΔΣ modulator using digitally estimated, auxiliary dac linearization achieving 88 fj/conv-step in a 25 MHz bw[J]. IEEE Journal of Solid-State Circuits, 2014, 49(2): 392-404.

[8] GERFERS F, ORTMANNS M. Continuous-time sigma-delta A/D conversion: fundamentals, performance limits and robust implementations[M]. Springer Science & Business Media, 2006.

[9] MARQUES A, PELUSO V, STEYAERT M S, et al. Optimal parameters ΔΣ modulator topologies[J]. IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 1998, 45(9): 1232-1241.

[10] LEE C C, ALPMAN E, WEAVER S, et al. A 66 dB SND 15 MHz BW SAR assisted ΔΣ ADC in 22nm tri-gate CMOS[C]. VLSI Circuits (VLSIC), 2013 Symposium on. IEEE, 2013: 64-65.

[11] ORTMANNS M, GERFERS F, MANOLI Y. Compensation of finite gain-bandwidth induced errors in continuous-time sigma-delta modulators[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2004, 51(6): 1088-1099.

[12] KELLER M, BUHMANN A, SAUERBREY J, et al. A comparative study on excess-loop-delay compensation techniques for continuous-time sigma-delta modulators[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2008, 55(11): 3480-3487.

Design of continuous-time Sigma-Delta ADC based on double noise coupling technology

Deng Jianfei, Yan Haiyue, Lin Fujiang

(School of Information Science and Technology, University of Science and Technology of China, Hefei 230026, China)

Continuous-time Sigma-Delta modulators are widely used in audio electronics and other applications. This paper adopts the single-ring second-order continuous-time system architecture, including a 7 bit segmented Flash quantizer, and proposes a double-noise coupling structure. The system can achieve the third-order noise shaping effect with a good stability, and has a quite good robustness to DAC mismatch, loop delay, amplifier bandwidth and other non-ideal characteristics. The simulation results show that the output Signal to Noise and Distortion Ratio(SNDR) of the modulator reaches 96.9 dB and the Effective Number of Bits(ENOB)is 15.8 bit when the input signal bandwidth is 3M and OverSamping Rate(OSR) is 16，and the dynamic range of input signal reaches 98 dB.

continues-time Sigma-Delta mudulators; double-noise coupling; segmented quantizer

TN431

：A

10.19358/j.issn.1674- 7720.2017.17.008

鄧建飛，嚴海月，林福江.基于雙噪聲耦合技術(shù)的連續(xù)時間Sigma-Delta ADC設計[J].微型機與應用，2017,36(17)：27-30.

2017-03-12)

鄧建飛(1991-)，通信作者，男，碩士研究生，主要研究方向：模擬集成電路設計。E-mail:jianfeid@mail.ustc.edu.cn。