采樣保持電路中全差分增益提高放大器設(shè)計(jì)

錢黎明，魏敬和

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072）

采樣保持電路中全差分增益提高放大器設(shè)計(jì)

錢黎明，魏敬和

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072）

介紹了一種全差分增益增強(qiáng)CMOS運(yùn)算放大器的設(shè)計(jì)和實(shí)現(xiàn)。該放大器用于12位20 MHz采樣頻率的流水線模/數(shù)轉(zhuǎn)換器(A/D)的采樣保持電路。為了實(shí)現(xiàn)大的輸入共模范圍，采用折疊式共源共柵放大器。主放大器采用開關(guān)電容共模反饋電路,輔助放大器則采用簡(jiǎn)單的連續(xù)時(shí)間共模反饋電路。該放大器采用CMOS 0.5 μm工藝,電源電壓為3.3 V。Cadence Spectre仿真結(jié)果顯示，在負(fù)載為6 pF的情況下,其增益為99 dB,單位增益帶寬為318 MHz,相位裕度為53°。

增益提高；共模反饋；采樣保持電路

1 引言

高清圖像、視頻處理芯片的快速發(fā)展對(duì)A/D的速度和精度要求越來越高，這直接轉(zhuǎn)化為對(duì)運(yùn)算放大器的要求。A/D的采樣速度取決于運(yùn)算放大器的建立時(shí)間(Settling Time)，建立時(shí)間取決于擺率(Slew Rate,SR)和運(yùn)放的增益帶寬積(Gain Bandwidth,GBW)。A/D的采樣精度要求運(yùn)算放大器具有高直流增益。而隨著工藝尺寸和電源電壓的不斷降低，普通運(yùn)算放大器大概能實(shí)現(xiàn)50～60 dB的直流增益。而一些高精度A/D要求放大器的直流增益為90 dB以上,兩級(jí)放大器雖然能實(shí)現(xiàn)較高的增益，但其功耗太大，并且速度也很難滿足要求。增益提高運(yùn)算放大器是將共源共柵電流源中通過增加反饋放大器而提高輸出阻抗的思想應(yīng)用到運(yùn)放中。這使得即使亞微米工藝制備的運(yùn)放其增益也可以達(dá)到90 dB以上。

2 增益提高運(yùn)算放大器結(jié)構(gòu)

增益提高運(yùn)算放大器如圖1所示，該結(jié)構(gòu)的運(yùn)放提高增益的思想是在共源共柵電流源中增加反饋放大器而提高輸出阻抗，從而大大增加了增益，在深亞微米工藝制程中其增益可以達(dá)到90 dB以上。加入增益提高輔助運(yùn)放A1后，主運(yùn)放的單位增益帶寬和輸出電壓擺幅都沒有減小，這是增益提高運(yùn)放的另一個(gè)突出優(yōu)點(diǎn)。由于增益提高型結(jié)構(gòu)的輔助運(yùn)放會(huì)引入零極偶對(duì)子(pole-zero doublet)，使運(yùn)放建立時(shí)間有所增加，但速度仍然很高[1～2]。

圖1 增益提高共源共柵放大器

提高增益的基本思想是采用負(fù)反饋控制穩(wěn)定輸入管M1的漏源電壓，減小輸出電壓變化對(duì)M1管漏端電壓的影響，使流過M1管的電流更加恒定，從而產(chǎn)生更高的輸出阻抗。若忽略襯底偏置效應(yīng)的影響，輔助運(yùn)放使共源共柵放大器的輸出電阻增加為：

可以看出輸出阻抗增加了A1倍，這使得增益提高了A1倍，將這個(gè)增益提高型的共源共柵電流源應(yīng)用到運(yùn)放中，圖2和圖3分別為折疊式增益提高型運(yùn)放和套筒式增益提高型運(yùn)放，它們的增益可以達(dá)到90 dB左右。增益提高型結(jié)構(gòu)可以提高運(yùn)放的增益，而不改變運(yùn)放的單位增益帶寬和輸出電壓擺幅。增益提高型結(jié)構(gòu)的輔助運(yùn)放Aap和Aan會(huì)引入零極點(diǎn)對(duì)和重極點(diǎn)，使得運(yùn)放的速度有所下降，但速度仍然較高。

圖2 折疊式增益提高型運(yùn)放

圖3 套筒式增益提高型運(yùn)放

3 增益提高運(yùn)算放大器設(shè)計(jì)

運(yùn)算放大器最高的應(yīng)用要求是滿足12位20 MHz信號(hào)的采樣保持電路。因此對(duì)運(yùn)放的基本要求是高速高增益，并且其功耗和噪聲應(yīng)盡可能小，考慮到電容翻轉(zhuǎn)式的采樣保持電路輸入電壓為相對(duì)固定的1.65V，所以采用折疊式增益提高型運(yùn)放結(jié)構(gòu)，如圖2所示。輔助運(yùn)放因其輸入輸出共模電壓變化范圍的需要，因而只能采用折疊式共源共柵結(jié)構(gòu)。系統(tǒng)運(yùn)放的增益達(dá)到(gmro)4量級(jí)，采用0.5 μm工藝比較容易實(shí)現(xiàn)90 dB以上增益。因此，運(yùn)放設(shè)計(jì)時(shí)從頻率與速度特性考慮，并通過仿真檢驗(yàn)增益與輸出電壓擺幅是否同時(shí)滿足設(shè)計(jì)要求。

3.1 主運(yùn)算放大器設(shè)計(jì)

主運(yùn)放為折疊式運(yùn)算放大器，如圖4所示。

圖4 主運(yùn)放電路圖

該主運(yùn)放單端小信號(hào)電壓增益為|AV|=GmRout，其中：

假設(shè)Cout為輸出端節(jié)點(diǎn)的總電容，CL1為M7源級(jí)的總電容，CL2為M9源級(jí)的總電容，則主極點(diǎn)頻率p1為：

主運(yùn)放為折疊式結(jié)構(gòu)，晶體管M1的漏電流必須小于或等于M11的漏電流，否則會(huì)使尾電流源M1進(jìn)入線性區(qū)[3]，影響建立速度，本設(shè)計(jì)中取M1的漏電流等于M11的漏電流。為了使運(yùn)放工作速度最快，所有MOS管的L取允許的最小值（L=0.55 μm）。

因此，結(jié)合上述原理，基于系統(tǒng)對(duì)主運(yùn)放的性能要求，通過理論計(jì)算并結(jié)合仿真調(diào)整，在主運(yùn)放輸出端加6 pF負(fù)載電容（CL=CS+CS-MDAC=1.5+4.5=6 pF），利用Cadence平臺(tái)下的Spectre環(huán)境對(duì)其進(jìn)行小信號(hào)ac分析，得到運(yùn)放的開環(huán)增益為52 dB，單位增益帶寬為330 MHz，相位裕度為76°。

圖5 主運(yùn)放開環(huán)幅頻與相頻仿真波形

3.2 輔助運(yùn)算放大器設(shè)計(jì)

由上文分析可知，運(yùn)放的直流增益必須大于90dB，考慮到給予一定的余量，直流增益必須大于96 dB，因?yàn)檎麄€(gè)運(yùn)放的增益等于主運(yùn)放與輔助運(yùn)放直流增益的乘積，而主運(yùn)放增益為52 dB，所以輔助運(yùn)放的直流增益必須大于44 dB，這里輔助運(yùn)放也選用共源共柵結(jié)構(gòu)，輔助運(yùn)放Aap和Aan如圖6所示。

輔助運(yùn)放在信號(hào)路徑上，為了不損失主運(yùn)放的單位增益帶寬，對(duì)此運(yùn)放的單位增益帶寬必須滿足下面的表達(dá)式[4]：

f為反饋系數(shù)，fu-main為主運(yùn)放單位增益帶寬，fu-a為輔助運(yùn)放的單位增益帶寬，p2為主運(yùn)放的第二個(gè)極點(diǎn)。

圖6 輔助運(yùn)放

因此，結(jié)合上述原理，通過理論計(jì)算并結(jié)合仿真調(diào)整，在輔助運(yùn)放輸出端加1 pF負(fù)載電容，利用Cadence平臺(tái)下的Spectre環(huán)境對(duì)其進(jìn)行小信號(hào)ac分析，得到輔助運(yùn)放Aap的開環(huán)增益為48 dB，單位增益帶寬為246 MHz，相位裕度為57°；輔助運(yùn)放Aan的開環(huán)增益為49 dB，單位增益帶寬為254 MHz，相位裕度為64°，因此滿足系統(tǒng)的要求。

圖7 輔助運(yùn)放Aap開環(huán)幅頻與相頻仿真波形

3.3 共模反饋電路設(shè)計(jì)

全差分結(jié)構(gòu)可以消除二次諧波并降低很多非線性效應(yīng)，而差分運(yùn)放輸出阻抗非常高，這使得輸出共模電壓難以穩(wěn)定。因此，為了確保運(yùn)放的正常工作，需要加入負(fù)反饋電路來穩(wěn)定輸出共模電壓。本設(shè)計(jì)中的主運(yùn)放采用開關(guān)電容共模反饋電路結(jié)構(gòu)，如圖9所示；輔助運(yùn)放采用連續(xù)時(shí)間共模反饋電路結(jié)構(gòu)，如圖10所示。

4 增益提高運(yùn)算放大器仿真

運(yùn)放的總體結(jié)構(gòu)為折疊式增益增強(qiáng)型，如圖2所示。將已設(shè)計(jì)的主運(yùn)放和輔助運(yùn)放Aap和Aan組合起來，即得到總體運(yùn)算放大器。

圖8 輔助運(yùn)放Aan開環(huán)幅頻與相頻仿真波形

圖9 主運(yùn)放開關(guān)電容共模反饋電路

圖10 輔助運(yùn)放連續(xù)時(shí)間共模反饋電路

在總體運(yùn)算放大器輸出端加6 pF負(fù)載電容，利用Cadence平臺(tái)下的Spectre環(huán)境對(duì)其進(jìn)行小信號(hào)ac分析，得到總體運(yùn)放的開環(huán)幅頻與相頻仿真波形，如圖11所示。仿真得到運(yùn)放的開環(huán)增益為99 dB，單位增益帶寬為318 MHz，相位裕度為53°。因此，整個(gè)運(yùn)算放大器符合設(shè)計(jì)要求。

圖11 增益提高運(yùn)放開環(huán)幅頻與相頻仿真波形

5 結(jié)論

本文分析和設(shè)計(jì)了一個(gè)采用增益提高技術(shù)的折疊式共源共柵全差分放大器。它具有高直流增益、較大輸入范圍、輸出擺幅和較高的增益帶寬。主放大器和輔助放大器采用不同的共模反饋電路來優(yōu)化設(shè)計(jì)和降低功耗。Cadence Spectre仿真結(jié)果顯示，在負(fù)載為6pF的情況下,其增益為99dB,單位增益帶寬為318MHz,相位裕度為53°,該運(yùn)算放大器完全滿足12位20 MHz A/D采樣保持電路的設(shè)計(jì)要求。

[1]Denis Flandre,Alberto Viviani,Jean-Paul Eggermont,et al. Improved Synthesis of Gain-Boosted Regulated-Cascode CMOSStagesUsingSymbolicAnalysisandgm/ID Methodology[J].IEEE J Solid-State Circuits,1997,32(7): 1006-1011.

[2]Mrinal Das.Improved Design Criteria of Gain-Boosted CMOS OTA With High-Speed Optimizations[J].IEEE Trans on Circuits and Systems II,2002,49(3):204-207.

[3]Ahmed I,Johns D A.A 50-MS/s(35 mW)to 1-kS/s(15 μW) power scaleable 10-bit pipelined ADC using rapid power-on opamps and minimal bias current variation[J].IEEE JSSC, 2005,40(12):2446-2455.

[4]Andersen T N,Briskemyr A,Telsto F,et al.A 97 mW 110 MS/s 12b pipeline ADC implemented in 0.18/spl mu/m digital CMOS[J].Design,Automation and Test in Europe, 2005,3:219-222.

[5]KUNIHIKO I,HIROFUMI M,MASAYA U,et al.A 14-bit Digitally Self-Calibrated Pipelined ADC With Adaptive Bias Optimization for Arbitrary Speeds Up to 40 MS/s[J].IEEE Journal of Solid-State Circuits,2006,4(41):883-890.

Design of Fully Differential Gain Boosted OPAMP Dedicated to Sample and Hold Circuit

QIAN Liming,WEI Jinhe
（China Electronic Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

A kind of gain boosted fully differential CMOS operational amplifier is introduced in this paper.It is used for the Sample and Hold(S&H)circuits of a 12 bit 20 MHz pipeline A/D convertor.The main amplifier is folded cascode to obtain a large range of input common mode voltage.The switched capacitor Common Mode Feedbackcircuit(CMFB)isadoptedinmainamplifier,whilesimplecontinuoustimeCMFBisimplementedinthe auxiliaryamplifier to reduce power consumption and simplifythe circuit.The amplifier is designed with CMOS 0.5μmprocessunder3.3Vpowersupply.CadenceSpectresimulationresultshowsthattheamplifierhasachived theDCgainof 99dB,thegainbandwidthof 318MHzandthephasemarginof53degreeattheloadof6pF.

gainboosted;PLL;CMFB

TN752

：A

：1681-1070（2017）09-0019-04

2017-6-21

錢黎明（1981—），男，安徽蕪湖人，碩士，現(xiàn)在中國(guó)電子科技集團(tuán)公司第五十八研究所從事系統(tǒng)芯片SoC設(shè)計(jì)與研發(fā)工作；

魏敬和（1971—），男，安徽安慶人，博士，現(xiàn)在中國(guó)電子科技集團(tuán)公司第五十八研究所從事系統(tǒng)芯片SoC設(shè)計(jì)與研發(fā)工作。