多主干魚骨型時(shí)鐘樹結(jié)構(gòu)的設(shè)計(jì)方法及優(yōu)化

袁書偉，鐘傳杰，朱兆偉

（江南大學(xué) 物聯(lián)網(wǎng)工程學(xué)院，江蘇省無錫214122）

多主干魚骨型時(shí)鐘樹結(jié)構(gòu)的設(shè)計(jì)方法及優(yōu)化

袁書偉，鐘傳杰，朱兆偉

（江南大學(xué) 物聯(lián)網(wǎng)工程學(xué)院，江蘇省無錫214122）

為了使魚骨型時(shí)鐘樹這種先進(jìn)的時(shí)鐘結(jié)構(gòu)應(yīng)用到大尺寸集成電路設(shè)計(jì)當(dāng)中，針對(duì)現(xiàn)有魚骨型時(shí)鐘樹存在的局限性和不足，總結(jié)出新的多主干混合型魚骨型時(shí)鐘結(jié)構(gòu)設(shè)計(jì)方法和具體實(shí)現(xiàn)步驟。提出一種消除伴隨魚骨型時(shí)鐘樹存在的串?dāng)_噪音，并且盡可能減少時(shí)鐘抖動(dòng)的方法。結(jié)果顯示多主干混合型魚骨型時(shí)鐘樹性能比傳統(tǒng)魚骨型時(shí)鐘樹時(shí)鐘偏差減少大約30%，主干周圍的串?dāng)_噪聲幾乎能夠完全消除，時(shí)鐘抖動(dòng)有明顯改善。將多主干魚骨型時(shí)鐘樹結(jié)構(gòu)應(yīng)用在大尺寸集成電路設(shè)計(jì)當(dāng)中，不僅能夠減少時(shí)間偏差從而更好地收斂時(shí)序，同時(shí)還能夠節(jié)約大量繞線資源、降低噪音。

多主干；時(shí)鐘偏差；時(shí)鐘抖動(dòng)；串?dāng)_；魚骨型；噪音

1 引言

隨著工藝尺寸的日益減小、功能的日益復(fù)雜，芯片中門的數(shù)目也呈指數(shù)增長。由于負(fù)載的增加，傳統(tǒng)的二叉型時(shí)鐘樹無法滿足芯片的時(shí)序要求，直接影響到芯片性能[1]。芯片能達(dá)到的最高工作頻率與時(shí)鐘網(wǎng)絡(luò)構(gòu)架的好壞息息相關(guān)。二叉型時(shí)鐘樹是過去多年使用最頻繁的時(shí)鐘網(wǎng)絡(luò)[2]，它具有實(shí)現(xiàn)時(shí)間短，操作方法簡單的特點(diǎn)。但要實(shí)現(xiàn)二叉樹時(shí)鐘樹，會(huì)在時(shí)鐘樹網(wǎng)絡(luò)結(jié)構(gòu)中插入大量緩沖器，而且布局比較分散，這樣會(huì)帶來高功耗的問題[3]，更重要的是OCV（On Chip Variation）難以避免會(huì)發(fā)生[4]，這會(huì)增加各條時(shí)鐘通道的不確定性，導(dǎo)致時(shí)序不能收斂。為了避免以上缺點(diǎn)，有人提出了魚骨型時(shí)鐘樹的概念，該方法是指用大量驅(qū)動(dòng)器形成的multidriver并行驅(qū)動(dòng)主干，再由主干驅(qū)動(dòng)支干,最后由支干驅(qū)動(dòng)整個(gè)設(shè)計(jì)模塊的負(fù)載[5]。后來為了魚骨型時(shí)鐘樹能更為靈活地運(yùn)用在各種設(shè)計(jì)模塊中，又有人提出了混合型時(shí)鐘樹的概念，即將魚骨型時(shí)鐘樹和二叉樹性時(shí)鐘樹相結(jié)合[6]。但是隨著芯片門數(shù)以及面積的增加，負(fù)載的分布更加分散，同一條支干上的cell時(shí)鐘延遲相差較大，傳統(tǒng)的魚骨型時(shí)鐘樹不再適合，于是在現(xiàn)有魚骨型時(shí)鐘樹特點(diǎn)的基礎(chǔ)上提出了多主干魚骨型時(shí)鐘樹的概念。由于魚骨型時(shí)鐘樹主干本身具有極強(qiáng)的電流，極容易對(duì)其附近的金屬線產(chǎn)生串?dāng)_噪音，所以一般在設(shè)計(jì)的時(shí)候，魚骨型時(shí)鐘樹主干周圍50μm不會(huì)布線，降低了芯片面積的利用率，在多主干魚骨型時(shí)鐘樹的框架下，這種弊端尤為明顯，因此提出了降低串?dāng)_影響的方法。

2 改進(jìn)后的多主干魚骨型時(shí)鐘樹

結(jié)構(gòu)如圖1，多主干魚骨型時(shí)鐘樹是在傳統(tǒng)單骨干的基礎(chǔ)上再增加多條金屬主干，這樣能夠在覆蓋所有負(fù)載的同時(shí)，把支干控制在500μm以內(nèi)，減少同一條支干上負(fù)載的時(shí)鐘延時(shí)差。只有在設(shè)計(jì)模塊足夠大的時(shí)候，多主干型的結(jié)構(gòu)才顯得非常有必要。當(dāng)設(shè)計(jì)模塊過小時(shí)，多主干結(jié)構(gòu)反而會(huì)嚴(yán)重增加功耗，而對(duì)于時(shí)鐘性能沒有明顯提升。

圖1 多主干魚骨型時(shí)鐘樹

圖2 多主干魚骨型時(shí)鐘樹的實(shí)現(xiàn)流程

3 多主干魚骨型時(shí)鐘樹的實(shí)現(xiàn)

實(shí)現(xiàn)步驟如圖2所示。

（1）利用pritime time軟件trace clock，將時(shí)鐘結(jié)構(gòu)畫出來，找出網(wǎng)表中最長的clockpath的flipflop（觸發(fā)器）級(jí)數(shù)，這里以最長4級(jí)為例。

（2）在不足4級(jí)的flipflop前面插上dummy gating，這里使用BUF_X1B_A8TR作為dummy gating。為了保證從iso_buf到每個(gè)flipflop的時(shí)鐘延遲相差最少，減少由于級(jí)數(shù)不同造成的skew，如圖3。

圖3 insert dummy示意圖

圖4 添加multidriver示意圖

（3）添加 multidriver

如圖4，Multidriver采用多個(gè)緩沖器并聯(lián)的方式驅(qū)動(dòng)主干，在獲得足夠驅(qū)動(dòng)能力的同時(shí)又能將緩沖器固定在同一個(gè)區(qū)域，減少OCV的影響。由圖中可以看出本設(shè)計(jì)采用的是三級(jí)驅(qū)動(dòng)，L1由7個(gè)緩沖器組成，L2是8個(gè)，L3則是15-60個(gè)，具體取決于負(fù)載（loading）的大小,通常需要從庫文件中提取寄生參數(shù)計(jì)算而得[7]。

（4）split loading

在設(shè)計(jì)模塊長度大于1000μm時(shí)，可以考慮采用多主干魚骨型時(shí)鐘樹，那么在此之前需要先按照負(fù)載在設(shè)計(jì)模塊中的位置將負(fù)載分離開，根據(jù)就近原則選擇連到不同的主干上。

（5）preplace fb loading

將分布在各個(gè)區(qū)域的負(fù)載拉到支干周圍，方便連接。

（6）create fb draw

畫出fishbone的金屬層。到這里就完成了整個(gè)魚骨型時(shí)鐘樹的繪制。由于主干和支干較長，為了避免同一條主干或者支干時(shí)鐘延時(shí)差異過大，繪制過程中各個(gè)主干的寬度應(yīng)該至少是信號(hào)線寬度的4倍，支干的寬度至少是信號(hào)線寬度的2倍，以此提高傳輸速度。如圖5

圖5 魚骨型時(shí)鐘樹繪制后效果圖

4 多主干魚骨型時(shí)鐘樹crosstalk的優(yōu)化

由于FB trunk上的強(qiáng)電流會(huì)對(duì)周圍的信號(hào)線產(chǎn)生串?dāng)_干擾[6]，多主干魚骨型尤為明顯。傳統(tǒng)的處理方案有兩種：

（1）將trunk放在沒有signal繞線的power層。

（2） 在 trunk周圍 1.5μm之內(nèi)打上 routing blockage，阻止信號(hào)線繞在blockage內(nèi)部。

在多主干情況下，第一種方法會(huì)影響到電源的輸入，造成IR drop問題，進(jìn)而影響門的邏輯關(guān)系[9]，造成Formality失?。坏诙N方法會(huì)嚴(yán)重浪費(fèi)繞線資源。這里提出一種新的方法：在trunk周圍打上一層接地的VSS線，作為時(shí)鐘主干的保護(hù)環(huán)，同時(shí)也保護(hù)了環(huán)之外的信號(hào)線，如圖6。這樣可以有效減弱串?dāng)_帶來的影響，同時(shí)不浪費(fèi)繞線資源。圖中可以看出主干外0.2μm就可以繞線了，比不打VSS環(huán)的1.5μm節(jié)省了1.3μm的繞線空間，這在當(dāng)今14nm工藝尺寸下是非常寶貴的。

圖6 VSS ring的布線示意圖

圖7 cap cell放置示意圖

5 對(duì)于FB結(jié)構(gòu)時(shí)鐘抖動(dòng)的優(yōu)化

對(duì)于時(shí)鐘來說，jitter（抖動(dòng)）不可避免，但jitter的存在會(huì)增加時(shí)鐘的不確定性，可能造成時(shí)序紊亂等結(jié)果[10]，這里提出一種方法可以有效減少clock jitter。由于FB(魚骨型時(shí)鐘樹)結(jié)構(gòu)中buffer大多堆積在一起，增加了這種方法的可行性。如圖7，在所有的clock buffer周圍放置一圈Cap cell。

6 仿真結(jié)果及分析

在一個(gè)1000*1000的block中，嘗試了單主干和多主干兩種FB結(jié)構(gòu)，并且使用primetime軟件得出兩種時(shí)鐘架構(gòu)下的時(shí)鐘偏差（skew），如下表可見，多主干型結(jié)構(gòu)clock skew比單主干結(jié)構(gòu)優(yōu)化了接近30%。

表1 多主干與單主干時(shí)鐘樹性能比較表

表2是在主干打上接地的VSS環(huán)前后，一根距離主干0.2 μm處線的cross talk情況：

表2 畫VSS ring前后結(jié)果對(duì)照表

由表可知，VSS ring可完全消除距離主干0.2μm處的crosstalk。

7 結(jié)束語

在較大設(shè)計(jì)模塊中，多主干魚骨型時(shí)鐘樹能將時(shí)鐘偏差減少30%，對(duì)于整個(gè)涉及模塊后面的時(shí)序收斂大有裨益，有很高的實(shí)用價(jià)值。同時(shí)VSS環(huán)的布置能有效減少多主干帶來的強(qiáng)電流串?dāng)_噪聲的影響，從而節(jié)約繞線資源。

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Design and Optimization of Multi-trunk Fishbone Clock Tree Structure

Yuan Shuwei,Zhong Chuanjie,Zhu Zhaowei
(School of Internet of Things,Jiangnan University,Wu Xi 214122,China)

To apply fishbone structure in some big size chips,on the weakness of existed fishbone clock structure,the thesis concluded a new multi-trunk fishbone clock structure and design steps.Then it proposed a way to eliminate crosstalk noise between nets,and reduce clock jitter.The result shows the clock skew from this new multi-trunk can improve about 30%and crosstalk can be removed the mostly.Applying the fishbone structure in big size chip can decrease clock skew to meet timing,meanwhile can save a lot of routing resource and lower noise.

Multi-trunk;Clock skew;Clock jitter;Crosstalk;Fishbone;Noise

10.3969/j.issn.1002-2279.2017.04.005

TN4

A

1002-2279-（2017）04-0016-04

袁書偉（1990—）,男，江蘇省南通市（海安縣）人，碩士研究生，主研方向：數(shù)字集成電路物理設(shè)計(jì)。

鐘傳杰（1959—），男，江蘇省徐州市人，教授，博士，主研方向：新型半導(dǎo)體器件，微電子系統(tǒng)及專用集成電路設(shè)計(jì)。

2016-11-08