基于65nm高速SRAM全定制設計

賈柱良 杜 明 蘭 韜 裴國旭

（深圳市國微電子股份有限公司，廣東 深圳 518057）

基于65nm高速SRAM全定制設計

賈柱良 杜 明 蘭 韜 裴國旭

（深圳市國微電子股份有限公司，廣東 深圳 518057）

工藝進入65nm后，芯片集成度越來越高，器件的尺寸原來越小，加上走線寬度的減少，互連寄生效應越來越大，對SRAM的性能的影響也愈加顯著。本文從全定制的設計流程出發(fā)，介紹了怎樣實現(xiàn)SRAM不同功能模塊之間的版圖布局和IP的設計。在保證模塊性能的同時，減少互連寄生對SRAM的影響，保證SRAM的高速運行。

SRAM；全定制；版圖；高速

1 引言

隨著半導體加工技術的進步，CMOS器件尺寸不斷減小，從而大大提高了器件的集成度和電路的速度，降低了成本。但是伴隨著器件尺寸的減小，一些新的問題慢慢出現(xiàn)，這些新的問題給電路設計帶來了新的挑戰(zhàn)。第一，電路的漏電流增加，這主要包括兩個方面：一是溝道變短，閾值電壓降低，亞閾值漏電流增加；二是門絕緣層變薄，柵氧化層隧穿電流增大，漏電流的增加使得邏輯電路的靜態(tài)功耗大幅度增加，并逐漸超過了動態(tài)功耗。第二，當器件尺寸縮小后，電路設計中必須要考慮阻容遲滯而引起的信號傳播延遲，線間干擾以及功率耗散等問題。第三，器件尺寸縮小，隨機摻雜波動愈加嚴重，導致閾值電壓的波動越來越大，在電路設計中必須考慮這種波動，增加設計裕量[1]。

工藝尺寸的縮小，互連線的長度、寬度及線間距也越來越小，導致互連線的寄生效應(電容、電阻及電感)越來越嚴重，它會影響信號的完整性并降低電路的性能。對于大容量的SRAM，它的很多信號線會跨越整個存儲體，具有很大的線負載[2]。

因此，對于65nm SRAM設計來說，如何繪制底層IP以及進行一個合理的布局，來減少器件之間的互連延遲，保證芯片的高速運行對于芯片的性能來說至關重要。本文，從版圖的全定制設計流程出發(fā)，介紹了怎樣實現(xiàn)底層模塊的版圖優(yōu)化、整個芯片的模塊布局以及電源地規(guī)劃，從而保證SRAM的高速運行。

2 芯片布局

SRAM主要是由存儲模塊、靈敏放大器、多路選擇器、譯碼電路以及控制電路構成。模塊的布局，考慮SRAM各個模塊之間的互連關系盡量在最小的面積內保持所有模塊的拼接。整個芯片的布局盡量保持正方形，這樣能夠減小應力對芯片的影響。其次，要求我們考慮不同模塊之間連線帶來的寄生效應的影響，減小互連走線的距離和增加通孔的數量。

圖1 SRAM內部模塊排布

3 IP設計

3.1 存儲模塊

一個好的存儲模塊需要保證在盡量小的面積內能夠存儲的容量盡可能大。我們采用標準的6 TCMOS存儲單元來設計。芯片總容量為128K16，采用了8個容量16K16的模塊構成，在版圖中SRAM128K16是將8個SRAM16K16垂直排列，分成上下兩組如圖2所示。每組存儲容量為64K，總的輸出在兩組64K的中間，也是基于一個信號的平衡考慮。SRAM16K16由4個SRAM4K16構成如圖3所示。4個SRAM4K16面對面擺放，構成一個正方形，邏輯控制模塊在中間，而輸入輸出則是統(tǒng)一在中下部，這是為了后期方便連線。

圖2 SRAM 128K16

圖3 SRAM16K16

3.2 靈敏放大器

SRAM存儲單元在讀出操作時，僅能輸出很小的能量，隨著工藝尺寸的縮小，走線帶來的寄生電阻和電容對信號的影響會使得其衰減更加嚴重，這樣大大降低了SRAM運行的速度。采用靈敏放大器通過放大了數據的有效輸出信號，對于加快SRAM讀取速度和穩(wěn)定輸出有著重要的意義。

靈敏放大器電路架構為經典電壓型結構。電路結構如圖4所示，第一級為電平轉換，第二級與第三級電路進行逐級放大。由于靈敏放大器要實現(xiàn)良好的抗噪性就必須要求差分對管和有源電流鏡之間失配盡量小。版圖上輸入對管如圖5所示，采用共質心匹配的方式，源漏方向保持一致，差分的輸入輸出走線的環(huán)境分別保持一致，而且盡量減少串擾。在輸入對管兩邊增加接地DUMMY管。由于工藝進入深亞微米后，版圖設計要考慮二級效應的影響，其中WPE LOD效應對MOS管的電學特性和器件的匹配有著重要的影響。WPE效應是由于在離子注入工藝時，原子從掩模板的邊沿開始側向散射，并且嵌入到在阱邊沿相鄰的硅表面。結果就是，阱表面濃度會隨著距離掩模板的邊沿的遠近而有所不同，因此整個阱的摻雜濃度是不均勻的。這種側面的不均勻的阱摻雜濃度會造成MOS管閾值電壓和其它電學特性的改變。LOD效應是由于STI應力對于MOS管的影響，不同的diff長度產生的不同機械應力導致器件性能（閾值電壓和飽和電流）受到影響。所以我們將匹配器件的源漏盡量合并，并添加DUMMY來增大SA、SB以及PMOS管到井邊界的距離，減小納米級工藝二級效應的影響。

圖4 靈敏放大器電路架構

圖5 輸入對管版圖示意圖

由于電路結構采用一個靈敏放大器對應16個Bitcell和16個預充電模塊，所以版圖上采用1個靈敏放大器的寬度與16個Bitcell一致。

靈敏放大器的仿真結果如下所示：后仿真將靈敏放大器采用后仿網表，其它模塊仍保持與前仿真相同條件，位線壓差、位線放電時間與前仿基本沒有差別，對靈敏放大器整體讀取時間進行了仿真。

圖6 后仿靈敏放大器工作速度（VDD=1.2V，tt，25℃）

表1 后仿corners下靈敏放大器工作時間(單位：ns)

從前后仿真結果來看，在各corners下位線壓差在80mV～290mV范圍內變化，靈敏放大器工作速度在0.768～2.182ns之間，最慢情況出現(xiàn)在ss、1.08V、-55℃情況下。通過以上仿真結果和分析可以看出，靈敏放大器的版圖處理可以滿足整體電路需求，符合設計指標。

1.8.1 中醫(yī)臨床表現(xiàn) 治療前、治療4周末、治療8周末及治療12周末，分別對非透析CKD-MBD患者記錄1次中醫(yī)臨床癥狀及體征變化情況，并且根據癥狀量化評分標準記分。

3.3 預充電模塊

預充電路是存儲器的重要組成部分，SRAM預充單元在讀寫SRAM之前把SRAM單元的兩個互補數據位線拉高到一高電平：第一保證存儲單元的數據不被破壞；第二，由于存儲單元管子驅動能力較小，而位線寄生電容很大，存儲單元直接驅動位線會很慢，對位線預充電后，再對某一位線放電可以提高對SRAM的訪問速度[3]。如圖7，單個預充電單元的寬度與單個Bitcell的橫向寬度相匹配，兩單元上下的位線B和BB完全對接。如圖8所示，16個預充電單元組成的預充電模塊，對應匹配一個靈敏放大器，可以保證布線不會浪費，從而不引起功耗增大、延時增加。

圖7 單個預充電模塊

圖8 預充電陣列

3.4 譯碼器

譯碼電路在芯片中占用面積僅次于存儲模塊面積。它對SRAM的速度和功耗有著很大的影響。隨著存儲器容量的增大，譯碼電路的延時占總延時的比例也越來越多[4]。單個譯碼器單元的IP設計，版圖如圖9所示，我們根據單個Bitcell的寬度來設計，這樣通過在一個Bitcell橫向布線通道內，交叉擺放2個譯碼單元，可以實現(xiàn)兩個譯碼單元與左右Bitcell之間字線的匹配對接。譯碼器的TOP直接與矩形的SRAM左右相連，其高度與SRAM單元的高度完全匹配，可以保證布線不會浪費，從而不引起功耗增大、延時增加。

圖9 譯碼單元版圖

4TOP拼接

4.1 電源地的布局

隨著工藝尺寸的減小，進入65nm后，由于芯片晶體管的數量越來越多，集成度越來越高，對于電源地的供電要求越來越高。電源地網絡供電不足，會導致芯片的IR DROP過大，對芯片的性能產生影響。同時，也會導致芯片在電源地的薄弱處存在EM風險，引起芯片失效。

由于SRAM的存儲單元、靈敏放大器等模塊對電源非常敏感；同時，存儲器翻轉斜率達到納秒級，瞬態(tài)開關功耗非常大，對電源系統(tǒng)提出了較苛刻的要求；所以如圖10所示，我們在SRAM單元中power mesh是0.22um的M4作為供電網絡，保證供電穩(wěn)定，同時還作為一個電源地平面隔離噪聲。在設計IP的周圍均勻地插入電源地decap電容，響應高頻和峰值電流，這樣能夠減少電源地之間紋波和噪聲對SRAM的影響。

圖10 power mesh

4.2 芯片總體版圖

版圖如圖11所示，考慮到CORE與IO之間信號線的互連對SRAM的影響，所有的地址、數據、控制的進出都集中在中間，然后通過頂層線往兩邊的存儲體輸送，兩種顏色的交點為插入buffer，這樣能盡可能保證信號到每一個存儲體的時間是相等的，這種布線方式可以使信號的延時最小，提高存儲速度。

IO除了保證電源地的供電外，考慮芯片整體的ESD設計，盡量減小電源地的環(huán)路阻抗。CORE采用M5 M6 TM1 TM2的power stripe交叉排布的方式，保證內核的供電需求，結果證明設計滿足要求。

圖11 芯片概貌圖

5 總結

本文從65nm工藝出發(fā)，考慮到工藝帶來的二級效應和互聯(lián)寄生對SRAM速度的影響。根據SRAM的電路特性，提供了一個合理的全定制解決方案，經流片驗證速度達到預期要求。

[1]張強．65nm SRAM的設計[D]．杭州：浙江大學．2010．

[2]溫亮．65nm工藝高性能SRAM的研究與實現(xiàn)[D]．長沙：國防科技大學，2011．

[3]井源．65nm工藝下L1Cache tag中高速SRAM的設計與實現(xiàn)[D].長沙：國防科技大學．2010．

[4]劉其龍．基于65nm高性能SRAM關鍵電路的研究與設計[D]．合肥：安徽大學．2013．

Full Custom Design of High Speed SRAM Based on 65nm

Jia Zhuliang Du Ming Lan Tao Pei Guoxu
(Shenzhen State Microelectronics Co.,Ltd.,Shenzhen 518057,Guangdong)

As the technology minimum size reaches to 65nm,the chip integration is more and more high,the size of the device is smaller and the width of the line is also reduced.Because of these factors,the parasitic effect is larger and becomes more important to SRAM.This article uses the full custom design flow,introduces how to realize SRAM using different function module layout and IP module.It reduces the impact of interconnect parasitic and guarantees the high speed running of SRAM.

SRAM;full custom design;layout;high speed

TP333

A

1008-6609(2017)07-0044-04

賈柱良（1979-），男，湖南永州人，碩士研究生，工程師，研究方向為集成電路設計。