CMOS電路的參數(shù)提取與建模分析

趙智超+吳鐵峰

[摘 要] 靜態(tài)時(shí)序分析是電路時(shí)序收斂驗(yàn)證的核心方法，而在實(shí)際工作中需要構(gòu)建準(zhǔn)確的時(shí)序模型。在完全定制電路設(shè)計(jì)中不能選擇常規(guī)晶圓工廠的時(shí)序工藝庫(kù)，這種情況下時(shí)序模型尤為重要。文章選擇SNPS公司的工具完成CMOS電路參數(shù)的提取，完成瞬態(tài)分析，構(gòu)建時(shí)序模型。以傳輸管為范例，對(duì)查找表時(shí)序模型的建立進(jìn)行分析

[關(guān)鍵詞] CMOS電路；參數(shù)提??；建模分析

doi ： 10 . 3969 / j . issn . 1673 - 0194 . 2017. 11. 077

[中圖分類(lèi)號(hào)] TP311 [文獻(xiàn)標(biāo)識(shí)碼] A [文章編號(hào)] 1673 - 0194（2017）11- 0156- 02

1 時(shí)序模型的構(gòu)建分析

1.1 時(shí)序模型的類(lèi)型分析

就目前而言，比較常用的時(shí)序模型有查找表模型和K-factor模型兩種。相比較而言，查找表模型的應(yīng)用更加廣泛，因?yàn)槠浔旧聿⒉粫?huì)以線性方程來(lái)呈現(xiàn)，非線性的特點(diǎn)使得模型的準(zhǔn)確性更好。

1.2 查找表時(shí)序模型的構(gòu)建

查找表時(shí)序模型構(gòu)建的基本流程如圖1所示。

為了更加全面細(xì)致的完成時(shí)序分析，保證相應(yīng)的芯片和設(shè)備可以適應(yīng)不同的工作環(huán)境，在設(shè)計(jì)環(huán)節(jié)不僅需要考慮理想工況，還應(yīng)該考慮最差的情況和一些典型情況，結(jié)合不同的輸入驅(qū)動(dòng)能力和輸出負(fù)載，進(jìn)行所有單元的SPICE模擬，得到相應(yīng)的時(shí)序參數(shù)。以常規(guī)0.18 μm工藝庫(kù)為例，主要是在最快、最慢和典型三種不同工況下，分析對(duì)應(yīng)的輸出荷載以及輸入信號(hào)的渡越時(shí)間，結(jié)合路徑敏化信號(hào)，測(cè)量得到相應(yīng)的延時(shí)數(shù)據(jù)。上述三種工況的相關(guān)參數(shù)分別為：最快工況FF，溫度0 ℃，電壓1.98 V；最慢工況SS，溫度125 ℃，電壓1.62 V；典型工況TT，溫度25 ℃，電壓1.8 V[1]。

2 傳輸管PT查找表模型構(gòu)建

2.1 版圖前期準(zhǔn)備與網(wǎng)表準(zhǔn)備

在對(duì)傳輸管PT的查找表模型進(jìn)行時(shí)序建模前，需要做好必要的準(zhǔn)備工作，包括版圖設(shè)計(jì)規(guī)則檢查（DRC）、電氣規(guī)則檢查（ERC）以及版圖原圖的對(duì)照驗(yàn)證（LVS）。在檢查驗(yàn)證完成后，如果確定版圖以及相應(yīng)的原理圖準(zhǔn)確可靠，則可以從版圖中導(dǎo)出相應(yīng)的gds網(wǎng)表pt.gds，同時(shí)從原理圖中導(dǎo)出cdl網(wǎng)表pt.cdl，為后續(xù)的完全版圖原理圖對(duì)照驗(yàn)證做好相應(yīng)的準(zhǔn)備。

2.2 版圖原理圖對(duì)照驗(yàn)證

從保障模型準(zhǔn)確性和可靠性的角度分析，版圖和邏輯圖都必須經(jīng)過(guò)LVS驗(yàn)證，以確保從中提取出的各種寄生參數(shù)能夠準(zhǔn)確的在邏輯網(wǎng)表中反標(biāo)出來(lái)。LVS的基本原理，是將從版圖中導(dǎo)出的gds網(wǎng)表與從原理圖中導(dǎo)出的cdl網(wǎng)表進(jìn)行對(duì)比，使得版圖中的單元和線網(wǎng)可以與邏輯圖中的單元、線網(wǎng)一一對(duì)應(yīng)。在準(zhǔn)備階段，LVS僅僅是頂層單元邏輯與版圖功能的一致性進(jìn)行判斷，而完全LVS驗(yàn)證則更進(jìn)一步，要求基本的物理單元和邏輯單位必須能夠?qū)崿F(xiàn)端口匹配，同時(shí)邏輯等效端口不能隨意交換。結(jié)合傳輸管本身的邏輯圖和版圖分析，可以明確，在版圖上，應(yīng)該將完整準(zhǔn)確的端口文本信息標(biāo)注出來(lái)，同時(shí)確保相關(guān)端口與邏輯圖的高度一致。

考慮到單元本上結(jié)構(gòu)單一，并不存在層次化的設(shè)計(jì)，因此僅僅需要一次晶體管級(jí)的LVS，就可以達(dá)到預(yù)期的目標(biāo)。不過(guò)，如果是在其他系統(tǒng)層次相對(duì)豐富的單元，晶體管級(jí)的LVS不再適用，需要分別運(yùn)行單元機(jī)LVS和黑盒級(jí)LVS。結(jié)合Synopsy Hercules 軟件，在完全LVS驗(yàn)證得到成功執(zhí)行后，對(duì)應(yīng)的工作目錄中會(huì)自動(dòng)生成XTR視圖目錄，確保寄生參數(shù)提取程序STAR-RC的順利運(yùn)行。

2.3 寄生參數(shù)提取

完成版圖原理圖的對(duì)照驗(yàn)證后，根據(jù)驗(yàn)證結(jié)果，可以得到物理版圖與邏輯電路之間的對(duì)應(yīng)關(guān)系，結(jié)合這一對(duì)應(yīng)關(guān)系，參照生產(chǎn)廠商提供的工藝文件，可以對(duì)版圖中存在的互連線的寄生參數(shù)進(jìn)行有效提取，提取出的參數(shù)不僅包括了連線本身的電容和電阻，還包括了不同連線之間的耦合電容。對(duì)于寄生參數(shù)的提取，采用的是Synopsy Hercules 中的STAR-RC程序，其在軟件中的調(diào)用指令為：>StarXtractgui。在進(jìn)行寄生參數(shù)的提取操作時(shí)，應(yīng)該注意必須將XREF重新設(shè)置為“YES”，將CELLTYPE設(shè)置為SCHEMATIC，因?yàn)橥ㄟ^(guò)這樣的設(shè)置，可以確保提取出的層次化數(shù)據(jù)結(jié)構(gòu)以及單元的名稱(chēng)均保持與原理圖一致，如果沒(méi)有設(shè)置，則軟件會(huì)結(jié)合版圖對(duì)其進(jìn)行自動(dòng)命名，而實(shí)踐證明，當(dāng)數(shù)據(jù)結(jié)構(gòu)和單元名稱(chēng)與原理圖保持一致時(shí)，后續(xù)的檢查以及端口電容計(jì)算都會(huì)更加簡(jiǎn)單。寄生參數(shù)提取命令被成功執(zhí)行后，可以得到附帶有寄生參數(shù)的HSPICE網(wǎng)表文件，命名為T(mén)est.spf。

2.4 單元板圖的時(shí)序模型

完成寄生參數(shù)的提取操作，得到相應(yīng)的HSPICE網(wǎng)表文件后，利用網(wǎng)表，可以構(gòu)建針對(duì)單元時(shí)序路徑的測(cè)量文件，然后建立相應(yīng)的時(shí)序信息。結(jié)合路徑敏化的實(shí)際需求，從查找表本身的格式著手，再加上相應(yīng)的激勵(lì)，可以在相對(duì)合理的范圍內(nèi)，為每一個(gè)文件添加不同的負(fù)載以及不同的時(shí)間索引點(diǎn)，從而實(shí)現(xiàn)在典型工況下的測(cè)量工作。相比較其他電路，傳輸管的電路非常簡(jiǎn)單，僅僅包含有一條時(shí)序路徑，因此在進(jìn)行處理的過(guò)程中，只需要考慮數(shù)據(jù)輸入端的上升和下降兩種情況。結(jié)合Synopsy的HSPICE軟件，可以實(shí)現(xiàn)對(duì)上述情況的瞬態(tài)分析。

在測(cè)量過(guò)程中，由于輸入添加的負(fù)載較小，單元驅(qū)動(dòng)力較強(qiáng)，可能會(huì)出現(xiàn)負(fù)數(shù)測(cè)量結(jié)果，屬于正?，F(xiàn)象。依照查找表模型依次填入測(cè)量數(shù)據(jù)后，就能夠得到時(shí)序模型。

3 結(jié) 語(yǔ)

總而言之，在進(jìn)行數(shù)字化設(shè)計(jì)時(shí)，應(yīng)該選擇相對(duì)準(zhǔn)確的時(shí)序模型，做好必要的靜態(tài)時(shí)序分析工作，以更加高效的實(shí)現(xiàn)對(duì)于設(shè)計(jì)的時(shí)序驗(yàn)證，結(jié)合時(shí)序分析結(jié)果對(duì)設(shè)計(jì)方案進(jìn)行改進(jìn)，保證設(shè)計(jì)的合理性和有效性。

主要參考文獻(xiàn)

[1]程加力.射頻微波MOS器件參數(shù)提取與建模技術(shù)研究[D].上海：華東師范大學(xué)，2012.