一種可配置數(shù)字濾波器設(shè)計(jì)及其ASIC實(shí)現(xiàn)

趙毅強(qiáng)，李旭，趙公元，孫晨

?

一種可配置數(shù)字濾波器設(shè)計(jì)及其ASIC實(shí)現(xiàn)

趙毅強(qiáng)，李旭，趙公元，孫晨

(天津大學(xué)電子信息工程學(xué)院，天津，300072)

針對一種行業(yè)專網(wǎng)用帶寬可變頻點(diǎn)可變無線射頻芯片的需求，設(shè)計(jì)一種可配置數(shù)字濾波器系統(tǒng)結(jié)構(gòu)。該結(jié)構(gòu)通過CIC濾波器組減少系統(tǒng)中FIR濾波器的階數(shù)和系數(shù)，并采用補(bǔ)償濾波器和增益校正模塊減小信號失真；帶寬通道配置模塊選取CIC濾波器組的抽取因子、FIR濾波器系數(shù)等參數(shù)，實(shí)現(xiàn)帶寬可變、頻點(diǎn)可變的功能。采用Global Foundry 0.18 μm工藝進(jìn)行ASIC設(shè)計(jì)，通過系統(tǒng)優(yōu)化減少數(shù)字濾波器內(nèi)部數(shù)據(jù)位寬，并采用CSD編碼系數(shù)等面積優(yōu)化方法，使版圖面積減少30%。研究結(jié)果表明：所設(shè)計(jì)數(shù)字濾波器實(shí)現(xiàn)了5 kHz~2 MHz等帶寬信號的選取，其通帶波紋小于0.015 dB，阻帶衰減大于55 dB，過渡帶寬不大于通帶寬度。

數(shù)字濾波器；可配置；CIC濾波器；FIR濾波器

隨著集成電路技術(shù)、數(shù)字信號處理技術(shù)的不斷發(fā)展，ADC采樣精度的提高，數(shù)字濾波器在行業(yè)專網(wǎng)中的應(yīng)用越來越廣泛。相對于模擬濾波器，數(shù)字濾波器在精度、信噪比、可靠性、靈活性等方面均有優(yōu)勢[1]。尤其是有限沖激響應(yīng)(finite impulse response, FIR)濾波器，因?yàn)椴淮嬖谙到y(tǒng)極點(diǎn)，具有嚴(yán)格的線性相位特性、設(shè)計(jì)靈活等突出優(yōu)點(diǎn)而在工程中得到廣泛應(yīng)用[2]。對于可配置數(shù)字濾波器，可以通過配置濾波器參數(shù)實(shí)現(xiàn)不同頻點(diǎn)和帶寬的選取，能夠滿足不同行業(yè)專網(wǎng)的需求。若采用傳統(tǒng)的數(shù)字濾波器結(jié)構(gòu)進(jìn)行ASIC設(shè)計(jì)，難以實(shí)現(xiàn)可配置數(shù)字濾波器的性能，其設(shè)計(jì)中遇到的問題主要體現(xiàn)在以下3個(gè)方面：1) 只采用FIR濾波器，所需濾波器的階數(shù)較高，難以實(shí)現(xiàn)多通道可配置帶通濾波器[3]；2) 多通道可配置數(shù)字濾波器的面積比單一通道數(shù)字濾波器要大得多，芯片成本較高，面積優(yōu)化為設(shè)計(jì)中的重點(diǎn)和難點(diǎn)[4?6]；3) 當(dāng)通帶數(shù)目較多時(shí)，濾波器需要配置的系數(shù)組數(shù)較多，系數(shù)存儲量以及配置信息都較大，不利于系統(tǒng)控制[7]。針對一種行業(yè)專網(wǎng)用帶寬可變頻點(diǎn)可變無線射頻芯片工作帶寬在5 kHz~2 MHz的需求，設(shè)計(jì)了一種可配置數(shù)字濾波器系統(tǒng)結(jié)構(gòu)，通過帶寬通道配置模塊選取CIC濾波器組的抽取因子、FIR濾波器系數(shù)等參數(shù)，實(shí)現(xiàn)了5 kHz~2 MHz等帶寬信號的選取，其主要特點(diǎn)為：1) 采用CIC(cascade integrator comb)濾波器組減少了系統(tǒng)中FIR濾波器的階數(shù)和系數(shù)，減小了電路面積，并通過補(bǔ)償濾波器和增益校正模塊減小了信號失真；2) 可根據(jù)不同系統(tǒng)的需求，通過對CIC濾波器抽取因子、歸一化角頻率等參數(shù)的設(shè)計(jì)，實(shí)現(xiàn)系統(tǒng)中FIR濾波器的復(fù)用，減少系數(shù)存儲數(shù)量，優(yōu)化了參數(shù)配置過程；3) 操作過程相對簡單，只需帶寬通道配置模塊根據(jù)選帶信號，從EEPROM(electrically erasable programmable read-only memory)中讀取配置信息，即可選擇濾波器的帶寬和中心頻點(diǎn)。

1 可配置數(shù)字濾波器設(shè)計(jì)指標(biāo)及系統(tǒng)結(jié)構(gòu)

針對一種行業(yè)專網(wǎng)用帶寬可變頻點(diǎn)可變無線射頻芯片的需求，可配置數(shù)字濾波器讀取射頻芯片系統(tǒng)中前級ADC量化后的數(shù)字信號，根據(jù)SPI(serial peripheral interface)接口提供的選帶信號，讀取EEPROM中的配置信息，實(shí)現(xiàn)帶寬可變、中心頻點(diǎn)可調(diào)的功能。對可配置數(shù)字濾波器的設(shè)計(jì)指標(biāo)要求為：采樣率20 MHz，輸入輸出數(shù)據(jù)的位寬均為12 bit，通帶波紋小于0.015 dB，阻帶衰減大于55 dB，過渡帶寬度不大于通帶寬度，能夠?qū)崿F(xiàn)5 kHz~2 MHz等帶寬信號的選取。根據(jù)以上指標(biāo)，設(shè)計(jì)可配置數(shù)字濾波器的系統(tǒng)結(jié)構(gòu)如圖1所示。

可配置數(shù)字濾波器由CIC濾波器組、可配置FIR濾波器、帶寬通道配置、時(shí)鐘分頻等模塊組成，其中核心模塊為CIC濾波器組和可配置FIR濾波器。CIC濾波器組由CIC濾波器、補(bǔ)償濾波器、增益校正模塊組成，通過對CIC濾波器中抽取因子和歸一化角頻率的設(shè)計(jì)，減少了可配置FIR濾波器的階數(shù)和系數(shù)；補(bǔ)償濾波器和增益校正模塊保證了信號在通帶內(nèi)平坦，降低了通帶波紋，實(shí)現(xiàn)了輸入輸出數(shù)據(jù)位寬的匹配。帶寬通道配置模塊讀取EEPROM存儲的濾波器系數(shù)產(chǎn)生配置信息，在CIC濾波器組中配置CIC濾波器、補(bǔ)償濾波器、增益校正模塊的參數(shù)，并將可配置FIR濾波器的系數(shù)存入相應(yīng)的系數(shù)存儲器?？膳渲肍IR濾波器在接收帶寬通道配置模塊輸出的系數(shù)信息之后，完成帶通濾波，實(shí)現(xiàn)對通道信號的選取。時(shí)鐘分頻模塊將主時(shí)鐘分頻后的時(shí)鐘提供給CIC濾波器組以及可配置FIR濾波器。

圖1 可配置數(shù)字濾波器系統(tǒng)結(jié)構(gòu)

2 可配置數(shù)字濾波器核心模塊設(shè)計(jì)

2.1 CIC濾波器設(shè)計(jì)

對帶寬為200 kHz~2 MHz的信號，在原始采樣率為20 MHz的情況下進(jìn)行選取，所需濾波器設(shè)計(jì)難度較小。對于帶寬為5~200 kHz的信號，由于原始采樣率(20 MHz)與信號帶寬比值較大，直接采用FIR濾波器進(jìn)行帶通濾波，所需階數(shù)較大。以5 kHz帶寬為例，若直接采用FIR濾波器進(jìn)行帶通濾波，經(jīng)初步計(jì)算約需10 120階。因此，本設(shè)計(jì)采用CIC濾波器組對輸入數(shù)據(jù)降采樣[8]，將FIR濾波器階數(shù)減小至160階；對不同目標(biāo)帶寬，設(shè)計(jì)相同的帶寬比例因子，并按照歸一化角頻率設(shè)計(jì)FIR濾波器，實(shí)現(xiàn)了系統(tǒng)中FIR濾波器的復(fù)用，減少了電路面積；通過設(shè)計(jì)補(bǔ)償濾波器使CIC濾波器通帶平坦化；最后通過增益校正模塊，使輸入輸出數(shù)據(jù)位寬相等。

對于CIC濾波器，其系統(tǒng)函數(shù)為()，由CIC濾波器的級數(shù)c、抽取因子、延時(shí)因子等參數(shù)決定，如下式所示[9]。

延遲因子一般為1或者2，對CIC濾波器的影響不大，此處選擇延遲因子=1。對于CIC濾波器的級數(shù)c、抽取因子的選取，需要綜合考慮通帶歸一化角頻率1、阻帶歸一化角頻率2、帶寬比例因子、通帶衰減p、阻帶衰減s等參數(shù)，如式(2)~ (6)所示。

(2)

(4)

(5)

其中：為通道帶寬；s為原始采樣率。

綜合式(2)~(6)可以得出：減小帶寬比例因子，增加CIC濾波器級數(shù)c，會(huì)增大阻帶衰減；但同時(shí)增加了通帶衰減。而且CIC濾波器的級數(shù)c的增加，會(huì)相應(yīng)增加數(shù)字濾波器系統(tǒng)中可配置FIR級數(shù)，從而增加了電路的面積，不利于ASIC實(shí)現(xiàn)[10]。綜合考慮通帶衰減、阻帶衰減、電路面積，最后確定c為5，為1/50。根據(jù)不同的目標(biāo)帶寬，選取合適的抽取因子，使帶寬比例因子相同；同時(shí)按照通帶歸一化角頻率設(shè)計(jì)FIR濾波器，可以使不同目標(biāo)帶寬對應(yīng)的FIR濾波器的頻率響應(yīng)相同，實(shí)現(xiàn)了系統(tǒng)中FIR濾波器的復(fù)用，減少了電路面積。

由于CIC濾波器通帶內(nèi)信號的衰減隨著級數(shù)的增加而增大，因此，多級級聯(lián)時(shí)，為了獲得良好的通帶平坦特性，設(shè)計(jì)了補(bǔ)償濾波器對CIC濾波器幅頻特性進(jìn)行補(bǔ)償。補(bǔ)償濾波器的頻率為CIC濾波器降采樣后的輸出頻率，截止頻率為信號的最大帶寬，根據(jù)CIC濾波器的系統(tǒng)函數(shù)，可以得出補(bǔ)償濾波器的系統(tǒng)函數(shù)H()[11]：

CIC補(bǔ)償濾波器可以采用配置系數(shù)的辦法實(shí)現(xiàn)，只用1個(gè)原型FIR濾波器通過配置系數(shù)完成所需功能，電路面積較小。

同時(shí)，CIC濾波器的中間運(yùn)算會(huì)導(dǎo)致輸出數(shù)據(jù)位寬的增長，給數(shù)據(jù)帶來增益，如式(8)和(9)所示。

(9)

其中：in為輸入數(shù)據(jù)位寬；out為輸出數(shù)據(jù)位寬；為輸出數(shù)據(jù)增益。在增益模塊的設(shè)計(jì)中，可以根據(jù)不同的抽取因子，乘以增益的倒數(shù)實(shí)現(xiàn)增益校正。

2.2 可配置FIR濾波器設(shè)計(jì)

數(shù)字濾波器的輸入數(shù)據(jù)經(jīng)CIC濾波器組降采樣后，通過可配置FIR濾波器實(shí)現(xiàn)帶通濾波。階FIR濾波器的()可表示為輸出輸入序列()與單位取樣響應(yīng)()的線性卷積[12?13]：

FIR濾波器可以根據(jù)式(10)直接實(shí)現(xiàn)，即用寄存器、加法器以及N個(gè)乘法器完成FIR濾波器[14]。本設(shè)計(jì)中，濾波器的階數(shù)N為160，采用具有對稱沖激響應(yīng)的線性相位濾波器進(jìn)行ASIC實(shí)現(xiàn)，僅需N/2個(gè)乘法器[15?16]，大幅度減少了電路面積，具體結(jié)構(gòu)如圖2所示。

由于在CIC濾波器的設(shè)計(jì)時(shí)，不同目標(biāo)帶寬的帶寬比例因子相同，采用通帶歸一化角頻率設(shè)計(jì)FIR濾波器，可以使不同目標(biāo)帶寬對應(yīng)的FIR濾波器的頻率響應(yīng)相同，實(shí)現(xiàn)了系統(tǒng)中FIR濾波器的復(fù)用。因此，設(shè)計(jì)了1個(gè)原型濾波器，并根據(jù)FIR濾波器的階數(shù)，通過等波紋法確定系數(shù)。以帶寬為100 kHz、過渡帶寬100 kHz、通道為300~400 kHz的FIR濾波器為例，設(shè)計(jì)結(jié)果如圖3所示。FIR濾波器阻帶衰減大于55 dB；將通帶局部放大，通帶波紋小于0.015 dB。

(a) FIR濾波器幅頻響應(yīng)；(b) 通帶局部放大

3 ASIC實(shí)現(xiàn)與面積優(yōu)化

3.1 面積優(yōu)化方法

對于數(shù)字濾波器采用ASIC實(shí)現(xiàn)，其版圖面積主要來源于乘法器。因此，減小乘法器的面積是ASIC實(shí)現(xiàn)中面積優(yōu)化的重要工作，主要體現(xiàn)在2個(gè)方面：一是通過系統(tǒng)設(shè)計(jì)優(yōu)化，減小FIR濾波器的輸入數(shù)據(jù)位寬，從而減小了FIR濾波器中乘法器的面積；二是采用CSD編碼系數(shù)，減小系數(shù)乘法器的面積。

由于數(shù)字濾波器系統(tǒng)內(nèi)部存在數(shù)據(jù)位寬增長，通常情況需要在輸出級將增長的數(shù)據(jù)位寬進(jìn)行截位，以保證輸入輸出數(shù)據(jù)位寬匹配。在本設(shè)計(jì)中，可配置FIR濾波器通帶內(nèi)沒有產(chǎn)生數(shù)據(jù)位寬增長，所有的數(shù)據(jù)位寬增長均在CIC濾波器組中產(chǎn)生。因此，在系統(tǒng)設(shè)計(jì)中，將數(shù)據(jù)位寬匹配的功能放在增益校正模塊，位于CIC濾波器之后、可配置FIR濾波器之前，有效地減小了可配置FIR濾波器的位寬，進(jìn)而減小了電路面積。

在增益校正模塊的設(shè)計(jì)中，采用先對數(shù)據(jù)進(jìn)行裁剪，然后進(jìn)行乘法操作的方式，進(jìn)一步減小電路面積。若增益的表達(dá)式(9)中的乘積是2的冪指數(shù)的形式，即，則直接裁剪掉輸出數(shù)據(jù)的低c位，保留與輸入數(shù)據(jù)相同位寬的高位部分。若的乘積不是2的冪指數(shù)的形式，則將增益表達(dá)式改成：

式(11)中是2的冪指數(shù)，且＜，這部分乘積的增益校正可以直接截位完成，另一部分乘積則通過乘以其倒數(shù)實(shí)現(xiàn)增益校正。這種實(shí)現(xiàn)方法可以減少乘法器的位寬，進(jìn)而減小電路面積。

同時(shí)，由于可配置數(shù)字濾波器需要存儲一定量的配置系數(shù)，對于系數(shù)乘法器，其面積與系數(shù)中非0元素?cái)?shù)量成正比。因此，通過改變編碼方式減少非0元素?cái)?shù)量，可以減小系數(shù)乘法器的面積。本設(shè)計(jì)采用CSD(canonical signed digit)編碼系數(shù)[17?18]，其編碼方式如下。

從上述CSD碼的編碼方式可以得知：任何相鄰的兩位中，必包含1個(gè)0，故編碼中非0元素的數(shù)量最多不會(huì)超過總位數(shù)的1/2。所以，CSD編碼有效減少了非0元素?cái)?shù)量，進(jìn)而減少了乘法器的面積。

采用Global Foundry 0.18 μm工藝對可配置數(shù)字濾波器進(jìn)行ASIC設(shè)計(jì)，不采用任何面積優(yōu)化方式的電路版圖面積為5.76 mm2，通過在系統(tǒng)設(shè)計(jì)對位寬進(jìn)行優(yōu)化并采用CSD編碼系數(shù)對面積進(jìn)行優(yōu)化后，電路版圖面積為4.03 mm2，版圖面積減少了30%，芯片版圖如圖4所示。

圖4 數(shù)字濾波版圖

3.2 ASIC實(shí)現(xiàn)后仿真結(jié)果

取頻率范圍在0~4 MHz的信號作為可配置數(shù)字濾波器的輸入信號，根據(jù)一種行業(yè)專網(wǎng)用帶寬可變頻點(diǎn)可變無線射頻芯片的需求，配置數(shù)字濾波器的參數(shù)，提取數(shù)字濾波器濾波后的輸出數(shù)據(jù)，進(jìn)行傅里葉變換，觀察不同帶寬與頻點(diǎn)下的幅頻響應(yīng)。以帶寬5 kHz通道0~5 kHz、帶寬10 kHz通道10~20 kHz、帶寬100 kHz通道0~100 kHz、帶寬200 kHz通道200~400 kHz、帶寬1 MHz通道0~1 MHz、帶寬2 MHz通道0~2 MHz6個(gè)帶寬為例，數(shù)據(jù)信號在數(shù)字濾波器通道內(nèi)有少量波動(dòng)，通帶波紋小于0.015 dB。其幅頻響應(yīng)如圖5所示，數(shù)字濾波器阻帶衰減大于55 dB，過度帶寬不大于通帶寬度。

(a) 5 kHz與10 kHz帶寬；(b) 100 kHz與200 kHz帶寬；(c) 1 MHz與2 MHz帶寬

4 結(jié)論

1) 針對一種行業(yè)專網(wǎng)用帶寬可變頻點(diǎn)可變無線射頻芯片的需求，提出了一種可配置的數(shù)字濾波器ASIC結(jié)構(gòu)。相比于傳統(tǒng)數(shù)字濾波器結(jié)構(gòu)，本結(jié)構(gòu)通過CIC濾波器組減少了可配置FIR濾波器的階數(shù)和系數(shù)；通過補(bǔ)償濾波器使CIC濾波器通帶平坦化，減小了信號失真；通過增益校正模塊使濾波器輸入輸出數(shù)據(jù)位寬匹配。為減小數(shù)字濾波器面積，便于ASIC實(shí)現(xiàn)，本設(shè)計(jì)對數(shù)字濾波器系統(tǒng)結(jié)構(gòu)進(jìn)行了優(yōu)化，通過內(nèi)部位寬優(yōu)化的方法減少了濾波器內(nèi)部節(jié)點(diǎn)位寬，通過輸出數(shù)據(jù)先截位再增益校正的方法減少了電路面積，并采用CSD編碼的方法優(yōu)化了系數(shù)乘法器面積，最終使優(yōu)化后的濾波器版圖面積減小了30%。

2) 經(jīng)過ASIC實(shí)現(xiàn)后，根據(jù)版圖信息進(jìn)行仿真，結(jié)果表明所設(shè)計(jì)數(shù)字濾波器實(shí)現(xiàn)了5 kHz~2 MHz等帶寬信號的選取，其通帶波紋小于0.015 dB，阻帶衰減大于55 dB，過渡帶寬不大于通帶寬度。本結(jié)構(gòu)滿足了一種面向行業(yè)專網(wǎng)的帶寬可變頻點(diǎn)可變無線射頻芯片的設(shè)計(jì)指標(biāo)，并且可以通過配置CIC濾波器抽取因子、FIR濾波器系數(shù)等參數(shù)，應(yīng)用在其他頻段范圍的行業(yè)專網(wǎng)中。

[1] CHEN X, HARRIS F, VENOSA E, et al. Non-maximally decimated analysis/synthesis filter banks: applications in wideband digital filtering[J]. IEEE Transactions on Signal Processing, 2014, 62(4): 852?867.

[2] SUNDHARI R P, MEENAAKSHI, ANITA R. Fast FIR algorithm based area-efficient parallel FIR digital filter structures[J]. Journal of Theoretical and Applied Information Technology, 2014, 63(1): 30?38.

[3] YAO C Y, HSIA W C, HO Y H. Designing hardware-efficient fixed-point FIR filters in an expanding subexpression space[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2014, 61(1): 202?212.

[4] 吳笑峰, 劉紅俠, 李迪, 等. 高精度Σ-ΔADC中的數(shù)字抽取濾波器的設(shè)計(jì)[J]. 中南大學(xué)學(xué)報(bào)(自然科學(xué)版), 2010, 41(6): 1037?1041. WU Xiaofeng, LIU Hongxia, LI Di, et al. Design of digital decim ation filter for high resolution Σ-ΔADC[J]. Journal of Central South University (Science and Technology), 2010, 41(6): 1037?1041.

[5] JIANG A, KWAN H K. WLS design of sparse FIR digital filters[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2013, 60(1): 125?135.

[6] 郝志剛, 楊海鋼, 張翀, 等. 一種改進(jìn)的適用于Sigma-Delta ADC 的數(shù)字抽取濾波器[J]. 電子與信息學(xué)報(bào), 2010, 32(4): 1012?1016.HAO Zhigang, YANG Haigang, ZHANG Chong, et al. An improved digital decimation filter for sigma-delta ADC[J]. Jounal of Electronics & Information Technology, 2010, 32(4): 1012?1016.

[7] WU Changrui, KONG Chao, XIE Shigen, et al. Design and FPGA implementation of flexible and efficiency digital down converter[C]//2010 IEEE 10th International Conference on Signal Processing. Beijing, 2010: 438?441.

[8] MILIC D, PAVLOVIC V. A new class of low complexity low-pass multiplierless linear-phase special CIC FIR filters[J]. IEEE Signal Processing Letters, 2014, 21(12): 1511?1515.

[9] DOLECEK G J, MITRA S K. Simple method for compensation of CIC decimation filter[J]. Electronics Letters, 2008, 44(19): 1162?1163.

[10] DOLECEK G J. Simple wideband CIC compensa-tor[J]. Electronics Letters, 2009, 45(24): 1270?1272.

[11] FERNANDEZ-VAZQUEZ A, DOLECEK G J. Maximally flat CIC compensation filter: design and multiplierless implementation[J]. IEEE Transactions on Circuits and Systems II: Express Briefs, 2012, 59(2): 113?117.

[12] 鄧軍, 楊銀堂. 全數(shù)字接收機(jī)中一種基于并行流水線與快速FIR算法的插值濾波器結(jié)構(gòu)及其實(shí)現(xiàn)[J]. 電子與信息學(xué)報(bào), 2010, 32(9): 2089?2094. DENG Jun, YANG Yintang. Structure of interpolation filter based on parallel pipelining and fast FIR algorithm and its implementation for all digital receiver[J]. Journal of Electronics & Information Technology, 2010, 32(9): 2089?2094.

[13] 吳偉, 唐斌. 可變帶寬 FIR 數(shù)字濾波器的高效加權(quán)最小二乘設(shè)計(jì)及實(shí)現(xiàn)[J]. 儀器儀表學(xué)報(bào), 2008, 29(3): 550?555. WU Wei, TANG Bin. Efficient weighted-least-square design and realization of FIR digital filters with variable bandwidth[J]. Chinese Journal of Scientific Instrument, 2008, 29(3): 550?555.

[14] MAHESH R, VINOD A P. New reconfigurable architectures for implementing FIR filters with low complexity[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2010, 29(2): 275?288.

[15] 田晶晶, 李廣軍, 李強(qiáng). 一種基于迭代短卷積算法的低復(fù)雜度并行 FIR 濾波器結(jié)構(gòu)[J]. 電子與信息學(xué)報(bào), 2014, 36(5): 1151?1157.TIAN Jingjing, LI Guanghui, LI Qiang. Hardware-efficient parallel structures for linear-phase FIR digital filter based on iterated short convolution algorithm[J]. Journal of Electronics & Information Technology, 2014, 36(5): 1151?1157.

[16] SHYU J J, PEI S C, HUANG Y D. Design of variable two-dimensional FIR digital filters by McClellan transformation[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2009, 56(3): 574?582.

[17] COLEMAN J O. Chebyshev stopbands for CIC decimation filters and CIC-implemented array tapers in 1D and 2D[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2012, 59(12): 2956?2968.

[18] 王騫, 蔡逢煌, 王武, 等. 音頻 ADC 中∑-Δ 調(diào)制器的魯棒 H∞濾波器設(shè)計(jì)[J]. 中南大學(xué)學(xué)報(bào) (自然科學(xué)版), 2013, 44(S1): 82?86. WANG Qian, CAI Fenghuang, WANG Wu, et al. Design of robust H∞filter for Σ-Δ modulators in audio ADC[J]. Journal of Central South University (Science and Technology), 2013, 44(S1): 82?86.

(編輯 楊幼平)

Design of configurable digital filter and its ASIC implementation

ZHAO Yiqiang, LI Xu, ZHAO Gongyuan, SUN Chen

(School of Electronic Information Engineering, Tianjin University, Tianjin 300072, China)

A configurable digital filter structure was designed based on the request of variable bandwidth and frequency RF Chip for application of industry network. By using CIC filter group, the order and coefficient of FIR filter were reduced, and the signal distortion was also reduced due to the compensation filter and gain correction module. CIC filter decimation factor, FIR filter coefficients and other parameters were selected by bandwidth channel configuration module to achieve the function of variable bandwidth and frequency. The chip was implemented in Global Foundry 0.18 μm process. The internal data bits of the digital filter were reduced by data width matching module. And the layout area of the digital filter was reduced by 30% using CSD coding multiplication method, etc. The results show that the digital filter achieves bandwidths of 5 kHz?2 MHz, passband ripple is less than 0.015 dB, stopband attenuation is greater than 55 dB, and transition bandwidth does not surpass the pass bandwidth.

digital filter; configurable; CIC filter; FIR filter

TN713.7

A

1672?7207(2017)04?0990?06

10.11817/j.issn.1672?7207.2017.04.019

2016?04?02；

2016?06?19

國家科技重大專項(xiàng)(2012ZX03004008)；國家自然科學(xué)基金資助項(xiàng)目(51078270)(Project(2012ZX03004008) supported by the National Science and Technology Major Program of China; Project(51078270) supported by the National Natural Science Foundation of China)

趙毅強(qiáng)，博士，教授，從事混合信號集成電路設(shè)計(jì)、集成電路系統(tǒng)研究；E-mail：yq_zhao@tju.edu.cn