JESD204B協(xié)議中自同步加解擾電路設(shè)計與實現(xiàn)

歐陽靖，姚亞峰，霍興華，譚宇（中國地質(zhì)大學 機械與電子信息學院，湖北 武漢430074）

JESD204B協(xié)議中自同步加解擾電路設(shè)計與實現(xiàn)

歐陽靖，姚亞峰，霍興華，譚宇
（中國地質(zhì)大學 機械與電子信息學院，湖北 武漢430074）

作為JEDEC最新修訂的AD/DA串行傳輸協(xié)議，JESD204B采用自同步擾碼對數(shù)據(jù)鏈路層原始信號進行隨機化轉(zhuǎn)換，有效地避免了雜散頻譜產(chǎn)生 ，減少了物理層誤碼概率。本文基于經(jīng)典狀態(tài)機結(jié)構(gòu)對JESD204B協(xié)議中自同步加擾及解擾電路進行設(shè)計實現(xiàn)，文章闡述了協(xié)議中自同步擾碼的原理細節(jié)，提出了一種加擾與解擾狀態(tài)電路的設(shè)計方案，最終對該方案進行實現(xiàn)、仿真與綜合。仿真與綜合結(jié)果表明該方案充分兼容協(xié)議控制信號，功能完全符合協(xié)議要求，增強了加解擾電路的穩(wěn)定性與容錯性，同時提高了電路的處理效率，可應(yīng)用于JESD204B高速串行接口電路設(shè)計中。

電路設(shè)計；JESD204B協(xié)議；加解擾狀態(tài)電路

JESD204B作為JEDEC國際組織于2011年修訂的AD/DA采樣數(shù)據(jù)傳輸協(xié)議[1]，實現(xiàn)了多鏈路多通道串行傳輸?shù)耐絺鬏?，單通道的?shù)據(jù)傳輸速率達到12.5 Gbps，顯著提升了數(shù)據(jù)轉(zhuǎn)換器（ADC/DAC）與邏輯設(shè)備（ASIC/FPGA）之間的數(shù)據(jù)吞吐率。

JESD204B協(xié)議將加擾處理作為發(fā)送端數(shù)據(jù)鏈路層的首個環(huán)節(jié)，對傳輸層輸入的幀數(shù)據(jù)進行隨機化處理；在接收端方面，將解擾作為數(shù)據(jù)鏈路層的最后一個處理環(huán)節(jié)，還原數(shù)據(jù)。擾碼的作用主要分為兩個方面：其一，數(shù)據(jù)經(jīng)過加擾的隨機化處理，打亂連續(xù)相同字節(jié)間的相關(guān)性，避免物理層轉(zhuǎn)換后的模擬信號出現(xiàn)雜散頻譜，防止雜散頻譜引起的電磁干擾，減少誤碼發(fā)生的概率，增加數(shù)據(jù)傳輸?shù)臏蚀_性；其二，經(jīng)過隨機化的數(shù)據(jù)，其比特流中0、1分布更均勻，抑制了信號傳輸?shù)闹绷鞣至?，提高了接收端鎖相環(huán)提取信號進行時鐘恢復(fù)的效率。

文中遵循JESD204B協(xié)議中對擾碼的原理細節(jié)，采用經(jīng)典狀態(tài)機結(jié)構(gòu)對加擾與解擾電路進行了設(shè)計實現(xiàn)。在控制信號上引入了協(xié)議規(guī)定的scr_cfg 與data_en兩路信號進行狀態(tài)控制，提升了電路的兼容性與可移植性；在狀態(tài)設(shè)計上采用狀態(tài)機對同步幀放行、初值傳遞與數(shù)據(jù)幀加解擾過程進行有效的控制，提升了電路整體的穩(wěn)定性與容錯性；在性能設(shè)計上采用32路并行的方式，提升了總體的工作頻率。文中將給出關(guān)鍵設(shè)計代碼與具體仿真結(jié)果，驗證所設(shè)計電路正確性與可綜合性。

JESD204B作為最新的AD/DA數(shù)據(jù)高速串行傳輸協(xié)議，針對其擾碼電路實現(xiàn)的技術(shù)文獻較少，國內(nèi)現(xiàn)有文獻中對協(xié)議控制信號的兼容與擾碼狀態(tài)跳轉(zhuǎn)的覆蓋等問題處理不夠全面[2]，未能完全符合協(xié)議要求，因此本文對JESD204B接口擾碼電路設(shè)計具有一定的參考價值。

1 協(xié)議原理與狀態(tài)設(shè)計

1.1 自同步加擾與解擾原理

JESD204B協(xié)議采用自同步擾碼，其規(guī)定的擾碼多項式為1+x14+x15。自同步擾碼簡要原理分析如下：

1）對于某個輸入比特Dn，其擾碼結(jié)果Sn，則Sn=Dn⊕Sn-14⊕Sn-15，即擾碼結(jié)果為：當前位Dn、前14位的擾碼結(jié)果Sn-14、前15位的擾碼結(jié)果Sn-15三者之和。

2）如圖1所示，JESD204B協(xié)議數(shù)據(jù)鏈路層的字節(jié)長度為8bits，稱為octet。1個時鐘周期需要對1 個octet進行加擾，因此可將擾碼多項式迭代拓展到8位并行的情況。

圖1 8位并行自同步擾碼

由自同步擾碼的原理可知當前位加擾需要前16位的擾碼結(jié)果作為計算條件。因此，最初的16個比特數(shù)據(jù)由于條件缺失，無法利用該多項式進行加擾。JESD204B協(xié)議規(guī)定，擾碼初始2個octet不加擾，同時作為初值用于后續(xù)數(shù)據(jù)的加擾，因此在工作情況下自同步加擾輸出應(yīng)為：

解擾是將加擾數(shù)據(jù)恢復(fù)為原始數(shù)據(jù)的過程。對二進制數(shù)A、B有：A+B+B=A，因此可得出解擾的公式為：Dn=Dn+Sn-14+Sn-15+Sn-14+Sn-15=Sn+Sn-14+Sn-15，即Dn=Sn⊕Sn-14⊕Sn-15。加擾時最初的16個比特作為初值不加擾，解擾時這些比特也不應(yīng)被解擾，因此在工作情況下自同步解擾的輸出為：

1.2 加擾與解擾狀態(tài)機設(shè)計

JESD204B發(fā)送狀態(tài)機如圖1所示，系統(tǒng)復(fù)位時處于碼群同步狀態(tài)（CGS），此狀態(tài)發(fā)送K28.5字節(jié)[3]，進行字節(jié)內(nèi)比特次序的對齊；此后進入初始通道同步（ILAS）狀態(tài)，發(fā)送特定的多幀序列用于多幀內(nèi)字節(jié)次序的對齊，同時傳輸控制參數(shù)[4]。上述兩個狀態(tài)為同步狀態(tài)，協(xié)議規(guī)定同步時任何數(shù)據(jù)均不進行加擾。

圖2 JESD204B發(fā)送狀態(tài)機

根據(jù)協(xié)議規(guī)定，當ILAS發(fā)送完最后一個多幀時會反饋data_en信號指示進入用戶數(shù)據(jù)發(fā)送（DATA）狀態(tài)。在該狀態(tài)下傳輸層的幀數(shù)據(jù)開始進入數(shù)據(jù)鏈路層的加擾模塊[5]。此時，加擾模塊是否對數(shù)據(jù)進行加擾操作還需取決于用戶寄存器中擾碼使能scr_cfg是否開啟，若scr_cfg置1，則進行加擾，否則不進行加擾而將數(shù)據(jù)透傳[6]。

綜合上述的協(xié)議分析，本設(shè)計將擾碼分為3個狀態(tài)階段，如圖3所示。

圖3 加擾狀態(tài)機

1）bypass：此狀態(tài)下JESD204B發(fā)送狀態(tài)機正在進行CGS與ILAS的同步，輸入加擾模塊的所有數(shù)據(jù)均不加擾，直接輸出。此狀態(tài)跳轉(zhuǎn)為initialization的條件為：CGS與ILAS過程結(jié)束（data_en=1）且擾碼使能開啟（scr_cfg=1），若擾碼使能未開啟，則無需加擾，一直處于bypass狀態(tài)，將數(shù)據(jù)直接透傳。

2）initialization：此狀態(tài)下JESD204B發(fā)送狀態(tài)機剛完成同步過程，進入DATA狀態(tài)。加擾模塊需要進行初值傳遞，即前2個周期輸入的octet不加擾，直接輸出，同時需要對發(fā)送數(shù)量進行計數(shù)。此狀態(tài)跳轉(zhuǎn)為scrambling的條件為：系統(tǒng)處于DATA狀態(tài)（data_en=1）且完成2個octet的發(fā)送 （Counter= 2）；此狀態(tài)跳轉(zhuǎn)為bypass的條件為：系統(tǒng)發(fā)生了傳輸錯誤，JESD204B發(fā)送狀態(tài)機重新同步，不再處于DATA狀態(tài)（data_en=0）。

3）scrambling：此狀態(tài)下已經(jīng)完成了初值的傳遞，需要對輸入加擾模塊的每個octet進行加擾處理。此狀態(tài)跳轉(zhuǎn)為bypass的條件為：系統(tǒng)發(fā)生了傳輸錯誤，JESD204B發(fā)送狀態(tài)機重新同步，不再處于DATA狀態(tài)（data_en=0）。

解擾與加擾狀態(tài)機結(jié)構(gòu)一致，在接收端完成CGS與ILAS同步后，解擾模塊進行初值接收并于2個周期后開始對數(shù)據(jù)進行解擾[7]，此處不再累述。擾碼狀態(tài)劃分實現(xiàn)了狀態(tài)控制與數(shù)據(jù)處理的分離，減小了電路的耦合程度，避免了輸入延遲等問題導(dǎo)致的輸出波動，增強電路穩(wěn)定性[8]。

2 設(shè)計實現(xiàn)

JESD204B協(xié)議中物理層支持單通道12.5Gbps的串行傳輸速率，為了滿足協(xié)議要求，在加擾與解擾模塊的設(shè)計中應(yīng)盡可能提高處理速率[9]。在此設(shè)計中參考Analog Devices-AD9144的設(shè)計理念，采用32位并行處理的方式，增加電路面積換取較高的輸出比特率[10]。在32位并行模式下，每個周期內(nèi)輸入為1 quad byte=4 octets=32 bits，因此對于加擾狀態(tài)機而言，Initialization狀態(tài)下不僅需要進行初值傳遞（前2個octet不加擾，直接輸出），同時需要對后兩個octet進行擾碼[11]。此狀態(tài)跳轉(zhuǎn)為scrambling的條件也相應(yīng)修改為：系統(tǒng)處于DATA狀態(tài) （data_en= 1）。類似的，解擾狀態(tài)機作相同修改即可[12]。

基于上述狀態(tài)與功能劃分，采用Verilog HDL對加擾電路進行了實現(xiàn)，如下給出電路的關(guān)鍵代碼：

解擾電路與加擾電路原理類似，實現(xiàn)方式相近，此處不再累述。

3 仿真分析

3.1 功能仿真

文中采用Modelsim對自同步加解擾電路進行了功能仿真，通過加解擾聯(lián)調(diào)的方式驗證擾碼的正確性。如圖4所示，其中data_in為加擾輸入數(shù)據(jù)，scr_data為加擾輸出數(shù)據(jù)，descr_data為解擾輸出數(shù)據(jù)，scr_cfg為擾碼使能開關(guān)。加擾電路正常工作時經(jīng)歷了3個狀態(tài)的跳轉(zhuǎn)：當data_en=0時，不進行加擾，同理未進行解擾；當data_en=1時，32位輸入中的前16位未被加擾（前2個octet），此后所有輸入均依次進行加擾。通過解擾聯(lián)調(diào)，確認各個階段的數(shù)據(jù)均被正確恢復(fù)，數(shù)據(jù)傳輸正確。

圖4 加解擾使能時仿真

如圖5所示，當scr_cfg=0，即擾碼使能關(guān)閉時，各個階段的數(shù)據(jù)均未被加擾也未被解擾，數(shù)據(jù)傳輸正確。

圖5 加解擾未使能時仿真

如圖6所示，當實際情況存在data_en信號延遲情況，即未與時鐘上升沿對齊時，加擾與解擾均正常進行了處理，確保了自同步加解擾的穩(wěn)定性和容錯性。

圖6 DATA_en存在延遲情況下的工作情況

3.2 綜合結(jié)果

文中設(shè)計的32位自同步加擾電路在Synopsys Design Compiler環(huán)境下采用SMIC180工藝庫進行了綜合，使用了基礎(chǔ)約束條件和導(dǎo)線模式[13]。綜合結(jié)果如表1所示。由于采用32位并行結(jié)構(gòu)，其處理速率為8位擾碼器的1.72倍 （（185.76*32）/（432.90* 8）=1.72），提高了電路的實際處理速度，滿足協(xié)議對加擾電路的速度要求。

表1 加擾電路綜合結(jié)果

4 結(jié)束語

文中基于JESD204B協(xié)議，分析了加解擾原理，提出了一種自同步加解擾電路的設(shè)計方案，并采用Verilog-HDL進行實現(xiàn)。相較其它設(shè)計[2]，文中設(shè)計充分兼容協(xié)議規(guī)定的所有控制信號，通過狀態(tài)機的合理引入提升了電路的穩(wěn)定性與容錯性，采用32位并行方式提高了電路實際處理速率[14]。Modelsim仿真與Design Compiler綜合表明電路功能正確，性能指標符合要求[15]。因此，本設(shè)計對JESD204B協(xié)議中的加解擾電路設(shè)計有一定參考作用。

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Implementation and design of self-synchronous scrambling and descrambling circuit based on JESD204B standard

OUYANG Jing，YAO Ya-feng，HUO Xing-hua，TAN Yu
（Faculty of Mechanical&Electronic Information，CUG，Wuhan 430074，China）

As a latest version of AD/DA serial transmission standard proposed by JEDEC，JESD204B uses self-synchronous scrambling to randomize the signal of the data-link layer，which is able to effectively reduce the emergence of spurious spectrums，and hence decreases possibility of bit-error.This article is aimed to using the structure of classic state-machine to design the scrambler and descrambler circuit of JESD204B Standard.The article elaborates the principle of the self-synchronous-scrambling in JESD204B standard at first，then proposes a design scheme of the scrambler and descrambler circuit，finally realizes the design and provides simulation and synthesis results The simulation result proves that this design is completely conform to the standard and enhances the stability of the circuit，in this point，it can be applied in high-speed interface circuit design that specificities in JESD204B.

circuit design；JESD204B standard；scrambler and descrambler state circuit

TN46

A

1674－6236（2017）07-0148-04

2016-03-28稿件編號：201603357

歐陽靖（1989—），男，福建泉州人，碩士研究生。研究方向：高速SerDes接口電路設(shè)計、VLSI設(shè)計等。