基于二極管技術(shù)優(yōu)化射頻集成電路的ESD

廖春連，王 健，翟 越

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

基于二極管技術(shù)優(yōu)化射頻集成電路的ESD

廖春連，王 健，翟 越

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

在CMOS集成電路設(shè)計(jì)中，工藝尺寸不斷減小、柵氧厚度不斷變薄，對(duì)ESD提出更高的要求。尤其在射頻集成電路中，ESD的寄生電容對(duì)射頻性能將產(chǎn)生不可忽略的影響?；诙O管正向偏置對(duì)ESD電流的泄放能力，通過引入電感和電容對(duì)ESD脈沖的精確模擬，通過設(shè)計(jì)有效的有源RC電源鉗位電路，考慮到版圖電阻電容寄生對(duì)ESD的射頻性能的影響，提出3種版圖設(shè)計(jì)，對(duì)各種版圖進(jìn)行了仿真，分析ESD和射頻性能，提出了最優(yōu)的版圖，滿足射頻集成電路應(yīng)用的ESD保護(hù)電路。

靜電泄放；射頻集成電路；二極管；電源鉗位

0 引言

隨著CMOS集成電路工藝發(fā)展，器件尺寸越來越小，結(jié)深越來越淺，在先進(jìn)的工藝制程中，柵氧厚度可能只有幾納米甚至零點(diǎn)幾納米，靜電擊穿變得越來越容易。

據(jù)文獻(xiàn)[1]數(shù)據(jù)統(tǒng)計(jì)表明，集成電路失效產(chǎn)品中的37%是由ESD或者EOS(Electrostatic Discharge/Electrical Over Stress)所引起的。靜電泄放現(xiàn)象已成為影響CMOS集成電路可靠性的主要原因之一，因此ESD設(shè)計(jì)在行業(yè)內(nèi)引起普遍關(guān)注。所謂的靜電泄放(ESD)現(xiàn)象是指當(dāng)2個(gè)帶有不同電荷量的物體相互接觸時(shí)，電荷在2個(gè)物體之間發(fā)生的電荷轉(zhuǎn)移。集成電路產(chǎn)品通過I/O(輸入/輸出)引腳與外部相連，當(dāng)I/O引腳與其接觸的物體電勢(shì)存在差別時(shí)，它們之間產(chǎn)生電荷轉(zhuǎn)移，形成較大的電流，可能對(duì)芯片造成嚴(yán)重的損傷，所以芯片的I/O需要進(jìn)行ESD保護(hù)。

在低速應(yīng)用場(chǎng)合中，由ESD引起的寄生對(duì)I/O的速率影響并不大，當(dāng)I/O工作在射頻頻段，ESD寄生對(duì)射頻I/O的影響不可忽略，需要對(duì)射頻I/O進(jìn)行優(yōu)化設(shè)計(jì)。

1 ESD模型

ESD可分為3類模型：① 人體模型(Human Body Model,HBM)；② 機(jī)器模型(Machine Model,MM)；③ 器件充電模型(Charged Device Model,CDM)。這3類模型對(duì)集成電路的放電方式不一致，其等效電路也不一樣，如圖1(a)所示。圖中人體的等效電容Cesd為100 pF，人體的等效放電電阻Resd為1 500 Ω，除此之外，CHBM和LESD為人體寄生的串聯(lián)電容和電感，電容值約為1.5 pF，寄生電感約為75 μH，CB為封裝等因素引入的寄生并聯(lián)電容，約為幾個(gè)皮法。

機(jī)器模型與人體模型比較類似，等效模型電路如圖1(b)所示，但等效電阻(Resd)比人體等效電阻小得多，只有數(shù)十歐姆，等效電容調(diào)整到200 pF，其放電過程短，由于機(jī)器上寄生電感和電容耦合，其放電波形出現(xiàn)振蕩。當(dāng)前一般不使用機(jī)器模型，只有在早期器件的手冊(cè)中才會(huì)看到。器件充電模型指帶電被測(cè)器件，當(dāng)它接地瞬間，電荷會(huì)從器件泄放到地，其等效電路圖如圖1(c)所示。把器件等效成RCL串聯(lián)網(wǎng)絡(luò)，根據(jù)不同的器件封裝類型和CMD標(biāo)準(zhǔn)，瞬間電流峰值從5～15 Amp/kV，上升時(shí)間從200～500 ps。

(a) ESD人體模型

(b) ESD機(jī)器模型

(c) ESD器件充電模型圖1 ESD等效電路模型

表1對(duì)比了HBM、MM和CDM 3種模型的ESD脈沖波形特性和寄生參數(shù)。其中MM和CDM模型寄生電阻小，放電時(shí)間短，會(huì)產(chǎn)生很大的電流脈沖。因此，各模型的ESD等級(jí)定義不一致，從Okey、Safe到Super，HBM電壓等級(jí)為2 000 V、4 000 V和10 000 V；MM電壓等級(jí)為200 V、400 V和1 000 V；CDM電壓等級(jí)為1 000 V、1 500 V和2 000 V。

表1 ESD模型比較

其中HBM是目前半導(dǎo)體業(yè)界最常用的模型，也是集成電路在使用過程中經(jīng)常遇到的靜電放電事件。人體通過摩擦?xí)e累靜電荷，當(dāng)未實(shí)施任何保護(hù)措施時(shí)，人體積累的靜電荷就會(huì)通過手持設(shè)備進(jìn)入半導(dǎo)體器件，對(duì)器件進(jìn)行放電。在人體上積累的電荷相當(dāng)于100 pF電容上電荷，一個(gè)2 kV的電壓相當(dāng)于電量為2×10-7C，這些電量通過一個(gè)1 500 Ω的電阻對(duì)集成電路進(jìn)行放電，瞬間電量峰值將達(dá)到1.33 Amp(每1 000 V電壓對(duì)應(yīng)電路未0.66 Amp)，放電上升時(shí)間為2～10 ns，維持時(shí)間約為150 ns。這個(gè)瞬時(shí)電流脈沖經(jīng)半導(dǎo)體器件時(shí)很容易在內(nèi)部累積熱量，從而導(dǎo)致其失效。

為了衡量器件在HBM模式下的ESD的能力等級(jí)，行業(yè)內(nèi)制定了相應(yīng)的HBM測(cè)試標(biāo)準(zhǔn)，國(guó)際上主要有JEDEC STANDARD (EIA/JESD22-A114)[3]標(biāo)為GJB 548B-2005《微電子器件試驗(yàn)方法和程序Test methods and procedures for microelectronic device》[4]，本文主要基于GJB研究射頻集成電路ESD設(shè)計(jì)優(yōu)化技術(shù)。在該標(biāo)準(zhǔn)中規(guī)定了ESD分級(jí)試驗(yàn)電流波形，如圖2所示。

圖2 HMB模型ESD電流脈沖波形

圖2中,tr和td分別為上升時(shí)間和延遲時(shí)間。根據(jù)GJB規(guī)定ESD等級(jí)共分7級(jí)，對(duì)應(yīng)的失效電壓如表2所示，本文設(shè)計(jì)目標(biāo)是在S波段設(shè)計(jì)ESD等級(jí)為2級(jí)的射頻集成電路。

表2 器件HMB模型ESD失效閾值分級(jí)

2 ESD方案設(shè)計(jì)

ESD脈沖打擊方式分別有以下6種：

① PS：VSS接地，正ESD脈沖加入I/O引腳，對(duì)VSS放電，VDD與其他引腳浮空；

② NS：VSS接地，負(fù)ESD脈沖加入I/O引腳，對(duì)VSS放電，VDD與其他引腳浮空；

③ PD：VDD接地，正ESD脈沖加入I/O引腳，對(duì)VDD放電，VSS與其他引腳浮空；

④ ND：VDD接地，負(fù)ESD脈沖加入I/O引腳，對(duì)VDD放電，VSS與其他引腳浮空；

⑤ Pin-to-Pin Positive-mode：被測(cè)引腳接正ESD脈沖，其他I/O引腳接地，VDD和VSS浮空；

⑥ Pin-to-Pin Negative-mode：被測(cè)引腳接負(fù)ESD脈沖，其他I/O引腳接地，VDD和VSS浮空。

滿足6種ESD打擊方式保護(hù)結(jié)構(gòu)如圖3所示。

圖3 多電源域整體ESD方案

因此芯片中的每一個(gè)I/O引腳都需要提供4個(gè)方向上的ESD保護(hù)。通常射頻集成電路包含多種功能，為使各功能模塊之間相互隔離噪聲，一般采用多電源域方案[5]。在電源不同電源域之間加入隔離二極管，既能保證隔離噪聲，又能形成良好的ESD電路通路。每組電源地之間需要提供POWER CLAMP和反向連接二極管，分別提供電源到地和地到電源的ESD通路。圖中VDD2和VDD1為相同的電源電壓，如果電壓相差較大，可以多使用幾個(gè)二極管串聯(lián)，但這會(huì)在ESD事件發(fā)生時(shí)2個(gè)電源域之間壓降升高，影響ESD性能。

射頻集成電路設(shè)計(jì)ESD時(shí)[6]，需要考慮保護(hù)電路寄生電容對(duì)電路性能的影響。當(dāng)頻率低于1 GHz時(shí)，傳統(tǒng)的數(shù)字集成電路ESD方案就可以直接使用；當(dāng)頻率從1～5 GHz時(shí)，需要在對(duì)射頻性能影響可接受的范圍內(nèi)進(jìn)行優(yōu)化ESD寄生電容；當(dāng)頻率從5～10 GHz時(shí)[7]，需要對(duì)射頻電路和ESD保護(hù)電路進(jìn)行協(xié)同設(shè)計(jì)，利用電感使它與寄生電容在合適頻段產(chǎn)生諧振；當(dāng)頻率超過10 GHz時(shí)，需要在片外進(jìn)行ESD保護(hù)設(shè)計(jì)[8]。

I/O引腳的ESD保護(hù)有多種方案，低閾值可控硅技術(shù)(LVTSCR)，柵極接地NMOS(GGNMOS)技術(shù)和二極管技術(shù)(diode)。3種技術(shù)各有特點(diǎn)，就電流能力而論，LVTSCR技術(shù)電流泄放能力為50 mA/μm,GGNMOS為8～10 mA/μm,二極管為50 mA/μm。因此，在射頻集成電路中[9]，一般采取LVTSCR和二極管技術(shù)，以降低過大的ESD寄生電容對(duì)射頻性能的影響。但LVTSCR技術(shù)難以控制開啟電壓，需要準(zhǔn)確的工藝參數(shù)進(jìn)行工藝仿真，求解電磁場(chǎng)，才能有效設(shè)計(jì)ESD保護(hù)電路。基于以上的研究，本文基于二極管加有源POWER CLAMP方案優(yōu)化ESD電容方法實(shí)現(xiàn)射頻ESD防護(hù)的設(shè)計(jì)。

本文基于SMIC 0.13 μmRF CMOS工藝，研究L波段射頻集成電路ESD保護(hù)設(shè)計(jì)。包含2組電源分別為1.2 V和3.3 V。I/O引腳ESD電路如圖4所示。該結(jié)構(gòu)為二極管加POWER CLAMP結(jié)構(gòu)。M1到M6組成POWER CLAMP。M1到M3為PMOS管電阻，C1為NMOS管電容，M4和M5組成反相器，M6管為ESD電流泄放管，pdio33和ndio33為ESD二極管。

圖4 ESD結(jié)構(gòu)

當(dāng)PAD出現(xiàn)NS或者PD脈沖時(shí)，ESD電流直接通過正偏到地或電源；當(dāng)PAD上出現(xiàn)PS脈沖時(shí)，ESD電流通過pdio33、M6到地，形成回路保護(hù)內(nèi)部器件；當(dāng)PAD上或者ND脈沖時(shí)，ESD電流通過M6、ndio33形成電流回路。

由于POWER CLAMP是通過RC時(shí)間常數(shù)來判斷是否是ESD事件還是正常芯片上電，所以RC時(shí)間常數(shù)大于ESD脈沖上升時(shí)間，小于正常上電時(shí)間[10]。在HBM模型中ESD上升時(shí)間約幾ns，正常上電時(shí)間約幾ms，所以RC時(shí)間常數(shù)通常設(shè)置在μs級(jí)[11]。本設(shè)計(jì)中采用MOS管的溝道電阻和柵源電容作為電阻和電容，能有效的節(jié)省版圖面積。對(duì)RC時(shí)間常數(shù)進(jìn)行仿真，結(jié)果如圖5所示，帶寬為670 kHz，對(duì)應(yīng)的時(shí)間常數(shù)為1.49 μs。

圖5 Power clamp 時(shí)間常數(shù)仿真

3 POWER CLAMP ESD仿真

電源地之間的POWER CLAMP采用RC觸發(fā)NMOS管實(shí)現(xiàn)ESD保護(hù)結(jié)構(gòu)的二極管包括多Pdio和Ndio二極管。對(duì)二極管和POWER CLAMP仿真前，需要模擬HBM脈沖，脈沖模擬的是否準(zhǔn)確，決定設(shè)計(jì)的成敗。本文在ESD等效電路的基礎(chǔ)上加入寄生電容C2和寄生電感L1，如圖6所示。C2和L1值的大小影響ESD脈沖的上升時(shí)間、最高電流值和下降時(shí)間等參數(shù)。

圖6 ESD脈沖模擬電路

采用該模擬脈沖發(fā)生電路產(chǎn)生的ESD仿真波形如圖7所示。電流峰值1.33A mp，上升時(shí)間6.28 ns，下降時(shí)間145 ns，與相關(guān)標(biāo)準(zhǔn)一致。但ESD上升時(shí)間太快時(shí)，會(huì)導(dǎo)致能量迅速釋放，導(dǎo)致器件擊穿。

按照?qǐng)D7模擬的ESD脈沖，對(duì)圖4的ESD電路進(jìn)行ESD打擊仿真，圖8為PD、PS打擊方式，圖9為ND、NS打擊方式，圖10為IO到IO的打擊方式。圖8和圖9打擊方式比較類似，所以仿真結(jié)果基本一致。直接對(duì)電源地放到的PD模式和NS模式，由于ESD電流回路經(jīng)過二極管，所以壓降比較小，約1.8 V，比起6 V的擊穿電壓，這2種打擊方式設(shè)計(jì)余量較大。而PS和ND模式，ESD電流回路經(jīng)過二極管和大尺寸的NMOS管，所以壓降較大，約4.8 V，只有1.2 V的設(shè)計(jì)余量，但仍滿足設(shè)計(jì)要求。

圖7 人體模型2 000V ESD脈沖

圖8 人體模型PD和PS仿真波形

圖9 人體模型ND和NS仿真波形

圖10為IO到IO的打擊方式，由于這種打擊方式ESD電流需要經(jīng)過2個(gè)二極管和1個(gè)大尺寸的NMOS管，所以這種方式ESD壓降最大，對(duì)設(shè)計(jì)的要求較高。通過優(yōu)化二極管面積，調(diào)整POWER CLAMP的時(shí)間參數(shù)，在傳統(tǒng)的IO FILLER之間加入ESD泄放路徑，最終使得設(shè)計(jì)仍然有0.5 V的設(shè)計(jì)余量，滿足要求。

圖10 人體模型IO到IO仿真波形

二極管的設(shè)計(jì)需要觸發(fā)電壓小，正常工作漏電流小，ESD承受能力強(qiáng)，導(dǎo)通電阻小，面積小的特點(diǎn)。由于采用的防護(hù)方案都是雙二極管加POWER CLAMP的設(shè)計(jì)，需要二極管正向?qū)娮栊〔拍苓_(dá)到ESD防護(hù)失效電流高的情況，對(duì)二極管的優(yōu)化主要是版圖設(shè)計(jì)，包括參數(shù)尺寸、金屬布線以及二極管的形狀。

4 ESD寄生參數(shù)優(yōu)化

基于射頻電路設(shè)計(jì)ESD，不僅需要考慮ESD電流泄放能力，而且需要對(duì)版圖進(jìn)行優(yōu)化，減少寄生電容[12]。對(duì)于0.13 μm CMOS工藝，其柵氧層厚度約2.6 nm，柵氧擊穿電壓(BVox)約6 V。為實(shí)現(xiàn)2 000 V(對(duì)應(yīng)電流為1.3 A)的ESD保護(hù)電路，整個(gè)ESD保護(hù)電路的電阻應(yīng)該小于Rmax，Rmax計(jì)算公式如下：

Rmax=BVox/IESD,

(1)

式中，BVox為6 V，IESD為1.33A，Rmax為4.5 Ω。

表3 各種尺寸二極管寄生參數(shù)比較

pdio33反偏電容從180 fF(反偏電壓0.5 V)，到135 fF(反偏電壓2.0 V)，反偏電壓增大，pn結(jié)變寬，結(jié)電容變小。ndio33反偏電容從227 fF(反偏電壓0.5 V)，到182 fF(反偏電壓2.0 V)，反偏電壓增大，pn結(jié)變寬，結(jié)電容變小。

版圖結(jié)構(gòu)如圖11所示，寄生電容：C(到襯底)為254 fF，集中在圖中標(biāo)注為A的區(qū)域；PAD的寄生電容特別大，占主要部分；CC電容包括CC到地71 fF，CC到電源91 fF?？偟募纳娙轂?16 fF。

圖11 二極管寄生

版圖優(yōu)化方法一，如圖12所示，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接，寄生電容：C(到襯底)為162 fF，集中在圖中鈍化開口方塊中；PAD的寄生電容特別大，占主要部分；CC電容包括CC到地71 fF，CC到電源91 fF。總的寄生電容為324 fF。

圖12 焊盤結(jié)構(gòu)

版圖優(yōu)化方法二，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接。PAD至內(nèi)部的連線包括金屬2/3/43層，優(yōu)化方法2中去掉第2層的連接線，以優(yōu)化寄生電容。寄生電容：C(到襯底)為134 fF，CC電容包括CC到地53 fF，CC到電源62 fF?？偟募纳娙轂?49 fF。

版圖優(yōu)化方法三，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接。PAD至內(nèi)部的連線包括金屬2/3/4共3層，優(yōu)化方法2中去掉第2層的連接線，同事減小PAD的大小，從80×80減小到59×57，以優(yōu)化寄生電容。寄生電容：C(到襯底)為104 fF，CC電容包括CC到地53 fF，CC到電源62 fF?？偟募纳娙轂?19 fF。

5 結(jié)束語

在對(duì)基于二極管的射頻集成電路ESD方案設(shè)計(jì)中，比較GGMOS、SCR和二極管的靜電泄放能力，在沒有代工廠工藝參數(shù)的條件下采用二極管和有源POWER CLAMP設(shè)計(jì)了滿足HBM2000V的ESD保護(hù)電路，通過模擬ESD脈沖波形對(duì)各種ESD模式進(jìn)行了SPICE仿真，并分析版圖寄生來源，提出了版圖優(yōu)化方法，使總的寄生電容優(yōu)化到219 fF，有效地降低了ESD電路對(duì)射頻性能的影響。

[1] Amerasekera A，Duwury C.ESD in Silicon Integrated Circuits-secod Edition[M].New York:John Wiley&Sons,Ltd,2002.

[2] Wang A Z H.On Chip ESD Protection Design for Integrated Circuits：An IC Design Perspective[M].US:Springer,2002.

[3] JEDEC STANDARD,JESD22-A114D (revision of JESD22-A114-C.01) [S],2006.

[4] GJB 548B-2005,微電子器件試驗(yàn)方法和程序[S],2005．

[5] 杜曉陽(yáng).CMOS射頻集成電路片上ESD防護(hù)研究 [D].杭州：浙江大學(xué)，2009．

[6] 尚曉輝,宋曉輝,張 玉.陣列抗干擾射頻接收機(jī)設(shè)計(jì)[J].無線電工程,2015,45(5)：43-45.

[7] 鄒 敏,紀(jì)學(xué)軍.射頻自適應(yīng)干擾抵消系統(tǒng)的分析與設(shè)計(jì)[J].無線電工程,2011,41(4)：39-41.

[8] Voldman S H.Inter Science,ESD：RF Technology and Circuits[M].New York:John Wiley&Sons,Ltd,2006.

[9] 殷素杰,杜 浩.射頻功率放大器的寬帶匹配設(shè)計(jì)[J].無線電工程2013,43(2)：48-51.

[10] 邱相晗,宋 鵬,齊建中.無線數(shù)據(jù)鏈系統(tǒng)地面射頻收發(fā)技術(shù)的研究[J].無線電工程,2015,45(9)：49-52.

[11] 劉長(zhǎng)龍，陳 燕，程理麗.一種射頻標(biāo)簽芯片的數(shù)?；旌闲盘?hào)仿真方法[J].無線電通信技術(shù),2015,41(4)：80-83.

[12] 徐 謙,劉太君,葉 焱,等.可重構(gòu)多波段射頻功率放大器設(shè)計(jì)[J].無線電通信技術(shù),2014,40(3)：61-64.

Optimization of ESD in RF IC Based on Diode Technology

LIAO Chun-lian ,WANG Jian,ZHAI Yue

(The 54th Research Institute of CETC,Shijiazhuang Hebei 050081,China)

In CMOS integrated circuits design,the process geometries continue to decrease,and the thickness of gate oxide gets thinner,which puts forward higher requirements for ESD.Especially in RF integrated circuits,parasitic capacitance of ESD on the RF performance will have a negligible impact.Based on the current discharge capacity of the forward bias diode,inductance and capacitance are introduced to get accurate simulation of ESD pulses.Effective active RC power clamp circuit is designed,in consideration of the influence of layout resistance capacitance parasitic on the RF performance of ESD. Three layout designs are proposed,and their simulations are performed.Analysis of the ESD and RF performance is provided and an optimal layout is presented.The ESD protection circuit can meet the application for the RF integrated circuit.

Electrostatic discharge;radio frequency integrated circuit;diode;power clamp

10.3969/j.issn.1003-3114.2017.03.21

廖春連，王 健，翟 越. 基于二極管技術(shù)優(yōu)化射頻集成電路的ESD [J].無線電通信技術(shù),2017,43(3):85-90.

[LIAO Chunlian,WANG Jian, ZHAI Yue .Optimization of ESD in RF IC Based on Diode Technology [J].Radio Communications Technology, 2017,43(3):85-90.]

2016-12-15

國(guó)家重大專項(xiàng)(2013ZX03006006)

廖春連(1982—)，男，工程師，主要研究方向：射頻集成電路設(shè)計(jì)。王 健(1988—)，男，助理工程師，主要研究方向：集成電路版圖設(shè)計(jì)。

TN4

A

1003-3114(2017)03-85-6