一種超寬帶等效采樣接收機的設計與實現(xiàn)

吳兵， 夏浩淼， 李武建

(中國電子科技集團公司第三十八研究所， 安徽合肥 230088)

0 引言

脈沖超寬帶雷達有著固有的高距離分辨率及良好的穿透特性，可實現(xiàn)對非金屬障礙物后面隱藏目標的探測和定位，在軍事、反恐、安檢、救災和醫(yī)療等領域有著重大的應用前景[1-2]。脈沖超寬帶雷達信號的脈寬一般在納秒以下，信號帶寬一般大于2 GHz，直接數(shù)字化會對ADC器件的采樣率提出極高的要求，接收機硬件電路的設計與制作十分困難，成本昂貴。當前普遍采用的方法是根據回波信號在一段時間內呈準靜態(tài)及周期性的特點，采用等效時間采樣原理實現(xiàn)對超寬帶信號的數(shù)據采集，從而大大降低采樣率[3-4]。

等效采樣方法主要有兩種：順序等效采樣和隨機等效采樣[5]。順序等效采樣是每個觸發(fā)后經過一個微小而確定的延遲就采集一個樣值。當下一次觸發(fā)到來時，延遲增加一段小的增量Δt，該增量就是等效采樣的周期，再采集一個樣值。該過程重復多次，延時不斷累加，直到填滿整個時間窗口。隨機采樣是通過精心設計觸發(fā)信號周期和采樣時鐘周期之間的比例關系，一般為互質數(shù)，使采樣孔徑能夠在多次采樣后遍歷波形上的興趣點，再進行數(shù)據重排以達到波形重構[6]。

當前順序等效采樣和隨機等效采樣方法都存在一個共同的問題，就是數(shù)據的模糊與重組。對于順序等效采樣，普遍的做法是不斷改變采樣時鐘的相位以達到數(shù)據延時的效果，這必然會帶來采樣時鐘對觸發(fā)信號的亞穩(wěn)態(tài)時序，使得順序等效采樣的第一個數(shù)據點難以定位，必須通過離線或在線的方法來輔助校正，增加了軟硬件復雜度。對于隨機等效采樣，準確測量每次信號觸發(fā)時刻與ADC第一個采樣時鐘的時間差也是難點，同樣使第一個數(shù)據采樣點難以定位，必須增加校正手段。

本文提出了一種改進型的順序等效采樣方法，基于FPGA內置的輸出延時線來控制波形發(fā)射觸發(fā)信號，使發(fā)射波形實現(xiàn)真時延調整，從而控制回波的時延變化。再基于大帶寬采樣保持器和高速ADC器件，在FPGA內完成數(shù)據重排與平均積累處理，實現(xiàn)超寬帶信號的等效采樣。

1 改進型的順序等效采樣

對傳統(tǒng)的順序等效采樣方法進行兩方面優(yōu)化：一是在一個發(fā)射觸發(fā)周期內采集多個樣點，縮減復原信號所需要的時間，同時減少延時單元的級數(shù)；二是以延時信號來代替延時時鐘，以消除時鐘鎖定死時間、軟件時序重啟以及時鐘周期性模糊等一系列問題。改進型的順序等效采樣原理如圖1所示。

圖1 改進型順序等效采樣原理框圖

取可控單位延時Δt為TADC/n，其中TADC為ADC的采樣時鐘周期，n為等效采樣次數(shù)。在第一個發(fā)射觸發(fā)時，F(xiàn)PGA輸出發(fā)射觸發(fā)信號的延時為0·Δt，采集一組計m個數(shù)據，記為

S0=[S(TADC),S(2TADC),S(3TADC),…,

S(mTADC)]

(1)

在第二個發(fā)射觸發(fā)時， FPGA輸出發(fā)射觸發(fā)信號的延時為1·Δt，采集一組計m個數(shù)據，記為

S1=[S(TADC-Δt),S(2TADC-Δt),

S(3TADC-Δt),…,S(mTADC-Δt)]

(2)

在第n個發(fā)射觸發(fā)時， FPGA輸出發(fā)射觸發(fā)信號的延時為(n-1)·Δt，采集一組計m個數(shù)據，記為

Sn-1=[S(TADC-(n-1)Δt),S(2TADC-(n-1)Δt),

S(3TADC-(n-1)Δt),…,S(mTADC-(n-1)Δt)] (3)

將這n組數(shù)據在時域上重新組合，代入Δt=TADC/n，即可恢復出正確的時域波形：S=[S((1/n)TADC),S((2/n)TADC),S((3/n)TADC),…,

S(((m·n)/n)TADC)]

(4)

由式(4)可知，數(shù)據的采樣間隔變?yōu)門ADC/n，等效采樣率提升了n倍。

2 接收機實現(xiàn)方案

接收機系統(tǒng)主要由接收前端、數(shù)字接收機和低相噪時鐘源組成。接收前端輸入天線接收的回波信號，低噪聲放大至功率合適的電平后送給數(shù)字接收機。數(shù)字接收機基于采樣保持器(S/H)+ADC+FPGA的實現(xiàn)架構，對模擬回波信號進行模數(shù)轉換、積累平均和數(shù)據緩存重組，再將數(shù)據送給信號處理板進行雷達信號處理；同時生成延時可控的發(fā)射觸發(fā)信號給窄脈沖產生模塊，用以控制發(fā)射脈沖的延時。低相噪時鐘源用來產生S/H和ADC的低抖動采樣時鐘以及FPGA的工作時鐘，給整機提供統(tǒng)一的時鐘參考。

圖2 接收機系統(tǒng)框圖

Xilinx公司的FPGA具有大量的I/O延時調整單元，非常適用于產生延時可控的發(fā)射觸發(fā)信號。使用帶輸出延時功能的FPGA管腳，系統(tǒng)硬件上可省去高精度延時芯片及相關外設電路，簡化了電路設計。當FPGA參考時鐘為200MHz時，F(xiàn)PGA內置延時線延時最小步進為1/(64·200MHz)=78.125ps，延時調整值為(0～31)·78.125ps。78.125ps對應的等效采樣率為12.8GS/s，等效采樣次數(shù)為32，故ADC的采樣率為12.8 (GS/s)/32=400MS/s。

3 定時誤差分析

對于等效采樣，恢復波形的精度主要取決于采樣定時誤差。本系統(tǒng)中的采樣定時誤差主要由以下幾方面組成：

1)S/H采樣時鐘的抖動Tj_SH

S/H采樣時鐘的抖動主要取決于采樣時鐘源的相噪指標和時鐘管理模塊的附加抖動，降低該抖動需要采用相噪超低的晶振或原子鐘作參考，選用低附加抖動的時鐘管理芯片。

2) 發(fā)射觸發(fā)的延時抖動Tj_trig

發(fā)射觸發(fā)的延時抖動主要來源于FPGA內置延時線和高速驅動接口的時序抖動誤差，取決于硬件電路的輸出附加抖動指標，受溫度和濕度等環(huán)境因素影響較大。在精度要求較高的應用場合，需要對系統(tǒng)添加輔助的環(huán)控裝置。

3) 各周期間發(fā)射信號相對于發(fā)射觸發(fā)的抖動Tj_trans

可等效為發(fā)射波形的定時觸發(fā)抖動，其主要取決于波形產生模塊中定時觸發(fā)電路的精度和穩(wěn)定性。

以上3種定時誤差可以統(tǒng)一等效為采樣時鐘抖動Tjitter。通常認為時鐘抖動噪聲互不相關，且服從高斯分布，則

(5)

在S頻段以上的射頻采樣系統(tǒng)中，采樣輸出信號的信噪比(SNR)主要受限于時鐘抖動[7]。Tjitter對SNR的限制如下：

SNR=-20 lg(2·π·fin·Tjitter)

(6)

式中，fin為輸入信號頻率。fin=6 GHz，期望SNR≥40 dB時，Tjitter≤0.27 ps；fin=6 GHz，期望SNR≥30 dB時，Tjitter≤0.83 ps；fin=6 GHz，期望SNR≥20 dB時，Tjitter≤2.67 ps。

如需達到40 dB的采樣信噪比，要求3種定時誤差的總抖動要小于0.27 ps，這在工程上很難實現(xiàn)，即使能達到該要求，也是以極其昂貴的時鐘源和信號產生及定時定路為代價的。為了降低時鐘抖動要求，工程應用中通常采用多周期數(shù)據積累平均的方法來提升信噪比。依據常規(guī)元器件工藝水平，總定時誤差為0.5～1 ps，數(shù)據積累平均前所能達到的最高信噪比約為30 dB。

4 硬件實現(xiàn)

4.1 接收前端

脈沖超寬帶雷達的障礙物直接反射雜波與近端目標回波是疊加在一起的，為了避免雜波對接收機前端飽和以至于影響近端回波的接收，需要在低噪放之前利用數(shù)控衰減器對雜波進行衰減。同時，為了增加系統(tǒng)動態(tài)范圍和實現(xiàn)對遠端弱回波信號的有效探測，系統(tǒng)通過開關選擇來實現(xiàn)對近端和遠端回波的分時接收，使用數(shù)控衰減器來控制通道增益。分時接收會造成開關切換時間內回波接收數(shù)據的異常中斷，在不同回波周期內保證一定的數(shù)據時間段交疊就可以解決此問題。

接收前端的鏈路框圖如圖3所示，主要由開關、低噪聲放大器、濾波器和數(shù)控衰減器等組成。低噪聲放大器將信號放大至T/H所需的合適電平；濾波器主要用來對回波信號進行抗混疊濾波，將信號頻段限制在等效采樣的第一Nyquist帶內，即低于6.4 GHz；數(shù)控衰減器對鏈路進行增益調整，防止低噪聲放大器和T/H飽和。

圖3 接收前端鏈路框圖

4.2 數(shù)字接收機

數(shù)字接收機采用通用靈活的FMC子母板架構，由高速欠采樣ADC子板和FPGA母板組成，如圖4所示。高速欠采樣ADC子板由采樣保持器(S/H)、ADC和時鐘管理芯片等組成，用來完成信號的模數(shù)轉換，并將數(shù)據通過FMC接口送給母板。FPGA母板主要由FPGA芯片、光模塊以及高/低速驅動電路等組成，主要用來完成系統(tǒng)等效采樣的時序控制和數(shù)據處理，生成窄脈沖產生模塊所需要的高速觸發(fā)信號和接收前端的開關及增益控制信號，并通過光纖將等效采樣數(shù)據送給信號處理板。

圖4 數(shù)字接收機功能框圖

脈沖超寬帶信號的頻段上限通常為5 GHz以上，常規(guī)ADC芯片的模擬帶寬難以滿足要求，需要外置高帶寬采樣保持器(S/H)才能完成窄脈沖信號的數(shù)字化接收。采樣保持器選用Hittite公司生產的HMC1061LC5芯片，采用主從設計，包含兩級采樣保持電路，降低了S/H與ADC之間的時序接口要求。主從兩級采樣保持器可以共用一路時鐘，也可各自供給時鐘。采樣保持器輸入信號的-3 dB帶寬為18 GHz，最大采樣率為4 GS/s，4 GHz模擬輸入時SFDR為56 dB，保持模式下射頻泄露抑制度大于65 dB，保持模式輸出噪聲RMS值為1.5 mV。ADC采用Intersil公司的ISLA214P50芯片，14 bit精度，最大轉換速率為500 MS/s，滿足系統(tǒng)400 MS/s的應用需求。子板上時鐘管理模塊主要由高速時鐘驅動器和可編程時鐘延時器組成，用來生成采樣保持器采樣時鐘和ADC采樣時鐘，同時調整這兩種時鐘之間的相對時延，使ADC采樣時鐘的上升沿位于保持脈沖的中間位置(對應著最大的建立/保持時間裕量)，使采樣時序達到最優(yōu)，如圖5所示。高速時鐘驅動器采用Hittite公司的HMC987LP5E芯片，輸入頻率范圍為DC～8 GHz， 9個端口扇出，8 GHz輸出時的附加抖動為50 fs?？删幊虝r鐘延時器采用Hittite公司的HMC988LP3E芯片，輸入頻率范圍為DC～4 GHz，可調時延步進為20 ps，最大可調步長為60 ps， 2 GHz輸出時的附加抖動為13 fs， 控制接口為SPI總線。為了減小觸發(fā)信號的上升時間，減小定時抖動誤差， FPGA產生的波形觸發(fā)信號由高速驅動芯片SN74AVC4T245驅動，1.8 V到3.3 V的最大傳輸速度為380 Mbit/s。

圖5 T/H輸出波形與ADC時鐘之間的最優(yōu)時序關系

4.3 低相噪時鐘源

為了最小化系統(tǒng)時鐘抖動，基準時鐘源采用低相噪恒溫晶振作為參考，功分兩路，一路通過倍頻和濾波放大生成S/H和ADC的采樣時鐘，另一路經過濾波放大和功分后作為數(shù)字接收機、波形產生模塊以及信號處理板的基準參考時鐘，如圖6所示。接收機選用100 MHz恒溫晶振的相噪低于-155 dBc/Hz@1 kHz，頻率溫度穩(wěn)定度低于±0.5×10-6。

圖6 低相噪時鐘源功能框圖

5 FPGA邏輯設計與工作流程

FPGA內部邏輯主要由外設芯片配置/控制、數(shù)據流處理以及延時觸發(fā)三大功能模塊組成，如圖7所示。外設芯片配置/控制模塊用來對時鐘管理芯片、ADC芯片進行初始化配置，同時在工作過程中實現(xiàn)對接收前端的開關選擇與增益控制；數(shù)據流處理模塊由DDR降速、時鐘域切換、乒乓緩存積累平均以及高速串行接口等組成，主要完成等效采樣數(shù)據的存儲、累積、重排與傳輸；延時觸發(fā)模塊用于產生等效采樣時序，輸出延時控制命令與內/外觸發(fā)信號。

圖7 FPGA邏輯功能框圖

接收機工作流程如圖8所示。開始工作時，初始化發(fā)射觸發(fā)時延和數(shù)據累積次數(shù)計數(shù)值。在收到開始采樣命令后，在觸發(fā)信號的同步下完成預定累積次數(shù)的數(shù)據采集和存儲。之后增加觸發(fā)時延值，重復完成數(shù)據采集和存儲，直至觸發(fā)時延變?yōu)樽畲笾?。最后將所有?shù)據在時域上重排后送給信號處理板，從而完成一次等效采樣。

圖8 接收機工作流程圖

6 測試結果及分析

在同步觸發(fā)的控制下，波形產生模塊產生3.1 GHz的點頻連續(xù)波送給接收機。系統(tǒng)觸發(fā)重頻為1 MHz，ADC采樣率為400 MS/s，每個觸發(fā)周期采樣128點數(shù)據，等效采樣倍數(shù)為32。接收機等效采樣的時域波形和頻譜如圖9和圖10所示?？梢钥闯觯邮諜C的等效采樣率為12.8 GS/s。鑒于系統(tǒng)定時抖動的影響，信號的信噪比限制為31 dB，與前面分析基本吻合。更高射頻輸入時會產生更大的幅度采樣誤差，信噪比會進一步惡化。在信號回波特征變化不明顯的時間區(qū)間內，可采用多周期積累平均的方法來改善信噪比。

圖9 等效采樣數(shù)據的時域波形

圖10 等效采樣數(shù)據的頻譜曲線

7 結束語

本文介紹了一種應用于窄脈沖回波探測的超寬帶等效采樣接收機，描述了系統(tǒng)軟硬件的具體實現(xiàn)，給出了等效采樣數(shù)據的測試結果。提出了一種基于FPGA內置延時線的改進型等效采樣方案，基于觸發(fā)信號真時延調整方法，不改變采樣時鐘相位，無需進行多次采樣數(shù)據之間的時序錯位校正。接收機等效采樣率為12.8 GS/s，最高輸入信號頻率為6.4 GHz，在窄脈沖回波探測領域中具有很好的應用前景。

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