基于1149.7標準的測試生成方法研究

潘金海，顏學(xué)龍

（桂林電子科技大學(xué)電子工程與自動化學(xué)院，廣西桂林 541004）

基于1149.7標準的測試生成方法研究

潘金海，顏學(xué)龍

（桂林電子科技大學(xué)電子工程與自動化學(xué)院，廣西桂林 541004）

單芯片多核設(shè)計、片上系統(tǒng)等技術(shù)的不斷發(fā)展為邊界掃描技術(shù)帶來了新的挑戰(zhàn)，多掃描拓撲的測試矢量自動生成也成為了研究的重點與熱點；基于1149.7標準對測試生成方法進行了研究，包括互連測試矢量、調(diào)試應(yīng)用指令及數(shù)據(jù)和寄存器配置命令的生成，提出了測試生成的總體框架，以VS2008作為軟件平臺搭建自動測試生成系統(tǒng)，從數(shù)據(jù)庫中提取目標板信息對寄存器進行配置，生成互連測試矢量或調(diào)試數(shù)據(jù)，最后將生成的信息插入數(shù)據(jù)庫中，在互連測試矢量生成過程中，提出了一種基于邊界掃描寄存器的功能來設(shè)置網(wǎng)絡(luò)結(jié)點類型的新方法，有效地完成了對復(fù)雜網(wǎng)絡(luò)的測試。

IEEE1149.7；邊界掃描；互連測試；調(diào)試應(yīng)用；寄存器命令

0 引言

邊界掃描技術(shù)在發(fā)展初期被應(yīng)用于大規(guī)模數(shù)字集成電路的可測性設(shè)計與故障診斷中，極大地提高了電路的可觀測性與可控制性［1］。上世紀九十年代初，JTAG小組委員會首次頒布了1149.1標準，并經(jīng)過不斷地發(fā)展，于2001年形成了IEEE1149.1－2001標準，該標準致力于為組合印刷電路板以及其它基于高復(fù)雜性數(shù)字集成電路和高密度表面裝配技術(shù)的印刷電路板存在的測試問題提供一種解決方案［2］。相對于以往傳統(tǒng)的測試，JTAG采用邊界掃描測試在測試技術(shù)上是一個飛躍［3］。但是隨著單芯片多核設(shè)計、片上系統(tǒng)和疊層裸片等技術(shù)的不斷發(fā)展，這套解決方案已很難滿足測試、調(diào)試和功能應(yīng)用等多方面的挑戰(zhàn)。為此，可測試性總線標準委員會于2009年表決通過IEEE1149.7標準提出了緊湊型邊界掃描技術(shù)（CJTAG）［4］。CJTAG在完全兼容1149.1標準基礎(chǔ)的同時增加了新特性，支持片上多TAPC結(jié)構(gòu)和后臺數(shù)據(jù)傳輸機制，同時增加了芯片級旁路、功耗控制等功能，滿足了多內(nèi)核、多功能系統(tǒng)芯片的新要求。

由于目前國內(nèi)外對CJTAG的研究還處于起步階段，尤其是對1149.7標準的測試生成方法的研究幾乎空白，因此本文主要研究基于1149.7標準的測試生成方法，包括互連測試矢量的生成，調(diào)試數(shù)據(jù)的生成，寄存器配置命令的生成。

1 1149.7標準的掃描拓撲結(jié)構(gòu)

IEEE1149.7標準將邊界掃描芯片的測試存取端口（TAP）從功能上劃分為6個層次，每一層次都在它上一層次的基礎(chǔ)上增加新的功能。T0層以TAP.1（支持IEEE1149.1標準的TAP控制器）為基礎(chǔ)，支持多片上TAPC串行結(jié)構(gòu)；T1層支持TAP.7（支持IEEE1149.7標準的TAP控制器）控制器命令及寄存器，功能復(fù)位與測試復(fù)位等；T2層通過使用1位的芯片旁路功能，可大幅度縮短掃描鏈長度，從而提高芯片的測試與調(diào)試效率；T3層支持可直接尋址的星型掃描拓撲，與傳統(tǒng)的串行掃描拓撲相比，兩者在掃描測試性能上有等同作用；T4層使用高級協(xié)議來傳輸掃描數(shù)據(jù)，TDIC與TDOC管腳可省略或作其他用途；T5層使用高級協(xié)議以及8個數(shù)據(jù)通道來傳輸后臺數(shù)據(jù)。

IEEE1149.7標準測試控制器掃描拓撲分為串行掃描拓撲、四線星型掃描拓撲、兩線星型掃描拓撲3種［5］。如圖1所示為具有IEEE1149.7標準性能的邊界掃描系統(tǒng)結(jié)構(gòu)，該系統(tǒng)采用混合拓撲結(jié)構(gòu)，DTS可通過TAP.7控制器來識別不同的分支。DTS選擇一個或部分分支時可進行調(diào)試應(yīng)用，選擇全部分支時可進行測試應(yīng)用。對于串行拓撲，其互連測試原理與IEEE1149.1標準的規(guī)定的原理相同，對于星形拓撲，則采用串行等價掃描進行測試。

圖1 IEEE1149.7混合拓撲系統(tǒng)結(jié)構(gòu)

2 系統(tǒng)測試生成總框架

IEEE1149.7標準增加了新的特性以同時支持測試與調(diào)試應(yīng)用，對于測試生成而言，需要生成測試應(yīng)用需要的互連測試矢量，調(diào)試應(yīng)用需要的調(diào)試數(shù)據(jù)和指令，同時需要對系統(tǒng)的寄存器進行配置，生成相應(yīng)的配置命令代碼。系統(tǒng)測試生成總框圖如圖2所示。

圖2 測試生成總框架

2.1 互連測試矢量生成

2.1.1 互連測試矢量生成原理

邊界掃描技術(shù)的主要思想是通過在芯片管腳和芯片內(nèi)部邏輯電路之間增加由移位寄存器構(gòu)成的邊界掃描單元，實現(xiàn)對芯片管腳狀態(tài)的串行設(shè)定和讀取，使管腳具有可控性和可觀測性［6］?；ミB測試是邊界掃描技術(shù)的主要內(nèi)容之一，它能夠?qū)﹄娐钒逯g的互連線進行測試，主要檢測電路板級的開路、短路或者呆滯型等故障［7］。測試向量生成是測試的基礎(chǔ)和前提［8］。測試需要清楚知道各芯片間的互連情況，即測試所有芯片的網(wǎng)絡(luò)互連是否出現(xiàn)故障，對象是所有支持邊界掃描的芯片。1149.7標準提供了一個CLTAPC來連接系統(tǒng)測試邏輯（STL）和測試存取端口（TAP.7），硬件結(jié)構(gòu)包括CLTAPC，邊界掃描寄存器，相關(guān)指令有EXTEST，PRELOAD和SAMPLE。

測試原理與1149.1標準相同，即在靠近器件的每一輸入／輸出管腳處增加一個或多個移位寄存器單元［9］。在測試期間，這些寄存器單元用于控制輸入管腳的狀態(tài)，并讀出輸出管腳的狀態(tài)，這樣就可測試出電路板中器件的好壞及相互連接的正確性。在正常工作期間，這些附加的移位寄存器單元是“透明的”，不影響電路板的正常工作。

2.1.2 可測網(wǎng)絡(luò)結(jié)點設(shè)置

影響互連測試矢量生成效率的因素主要在于生成初級矢量的算法和對可測網(wǎng)絡(luò)類型的判斷之上，由于國內(nèi)外對生成初級矢量的走步0、走步1、改良計數(shù)序列等算法的研究已相對成熟，所以本文側(cè)重研究如何有效而準確地判斷出可測網(wǎng)絡(luò)結(jié)點的類型，以為后續(xù)的初級矢量在鏈路中順利展開作準備。

PCB電路板上的結(jié)點類型主要有兩種，一種是用于輸出數(shù)據(jù)的驅(qū)動結(jié)點，另一種是用于接收數(shù)據(jù)的檢測結(jié)點?？蓽y網(wǎng)絡(luò)中驅(qū)動結(jié)點和檢測結(jié)點的個數(shù)直接決定了可測網(wǎng)絡(luò)的類型。一般來說可測網(wǎng)絡(luò)有4種類型：具有一個驅(qū)動結(jié)點和一個檢測結(jié)點的單入單出型；具有一個驅(qū)動結(jié)點和兩個及兩個以上檢測結(jié)點的單入多出型；具有兩個及兩個以上驅(qū)動結(jié)點和一個檢測結(jié)點的多入單出型；具有兩個及兩個以上驅(qū)動結(jié)點和檢測結(jié)點的多入多出型。網(wǎng)絡(luò)的最大入數(shù)M決定了DR鏈路矢量的個數(shù)N，兩者之間的關(guān)系可用如下式（1）表示：

式（1）中，n表示網(wǎng)絡(luò)個數(shù)，N表示DR鏈路矢量的個數(shù)，假設(shè)最大入數(shù)為M，則DR的有效鏈路矢量個數(shù)為網(wǎng)絡(luò)個數(shù)的M倍，系統(tǒng)在發(fā)送第一條矢量之前需要多發(fā)送一條隨機矢量將寄存器中原來的值頂出去，在發(fā)送完最后一條矢量之后也需要多發(fā)送一條隨機矢量以將最后一條響應(yīng)矢量取出來，所以要加上2。IR鏈路矢量的個數(shù)與DR鏈路矢量個數(shù)相等，式（2）表明了鏈路矢量的個數(shù)是DR鏈路矢量的兩倍，為DR和IR鏈路矢量之和。

本文根據(jù)邊界掃描單元的功能屬性來設(shè)置網(wǎng)絡(luò)結(jié)點的類型，其中與網(wǎng)絡(luò)結(jié)點設(shè)置相關(guān)的邊界掃描單元功能屬性有如下幾種：

input：為輸入管腳接收數(shù)據(jù)。

output2：為二態(tài)輸出提供數(shù)據(jù)。

output3：為三態(tài)輸出提供數(shù)據(jù)。

bidir：雙向管腳的雙向單元。

control：控制一個三態(tài)驅(qū)動。

observe－only：只能接收I／O管腳相關(guān)的數(shù)據(jù)，不能輸出。

設(shè)置網(wǎng)絡(luò)結(jié)點類型主要分為以下3個步驟：

1）若結(jié)點的邊界掃描單元功能屬性只有input和observe－only兩種類型，則結(jié)點設(shè)置為檢測結(jié)點。

2）若結(jié)點的邊界掃描單元功能屬性只有output2和output3兩種類型，則結(jié)點設(shè)置為驅(qū)動結(jié)點。

3）若結(jié)點的邊界掃描單元功能屬性既有input或observe －only類型，又有output2、output3或bidir類型，則先判斷所屬網(wǎng)絡(luò)是否已經(jīng)有驅(qū)動結(jié)點，若有，則設(shè)置為檢測結(jié)點，否則為驅(qū)動結(jié)點，且將與該結(jié)點連接到同一總線上的其它三態(tài)管腳設(shè)置成同一類型。

2.2 調(diào)試指令及數(shù)據(jù)生成

調(diào)試需要清楚知道芯片內(nèi)部的組件情況（EMTAPC），即調(diào)試一個或多個芯片內(nèi)部的組件看其是否正常工作。1149.7提供的T2 TAP.7串行掃描拓撲與傳統(tǒng)的TAP.1串行掃描拓撲相比，T2 TAP.7串行掃描拓撲能為STL（Systems Test Logic，系統(tǒng)測試邏輯）提供器件級旁路功能，即為STL提供1位的IR和DR掃描，而傳統(tǒng)的TAP.1串行掃描拓撲只能對DR掃描旁路，不能旁路IR掃描。IEEE1149.7的全新芯片級旁路功能可凍結(jié)器件中無關(guān)的TAP控制器［10］。由于調(diào)試主要針對一個芯片而言，在這種情況下對其他不需要調(diào)試的芯片進行器件級旁路，可大大減少掃描鏈長度，從而提高調(diào)試效率。

器件級旁路要與SSD指令結(jié)合使用：先發(fā)送SSD_DA指令取消選擇所有芯片；再發(fā)送SSD_SOC選擇相應(yīng)的芯片進行調(diào)試。

具體調(diào)試步驟如下：

1）發(fā)送SSD_DA指令，旁路所有芯片。

2）發(fā)送SSD_SOC指令，選擇目標芯片的CLTAPC。

3）向CLTAPC發(fā)送TAPC_SELECT＜field＞指令，選擇目標EMTAPC進行調(diào)試。

4）向目標EMTAPC發(fā)送TAPC_DBG調(diào)試指令，非目標芯片發(fā)送TAPC.bp旁路指令。

5）向目標EMTAPC發(fā)送32位的調(diào)試數(shù)據(jù)。

2.3 寄存器配置

控制器命令有two－part和three－part兩種類型，一條two－part命令由CP1產(chǎn)生的5比特操作碼和由CP2產(chǎn)生的5比特操作數(shù)構(gòu)成。一條three－part命令除操作碼和操作數(shù)外，還包括一條CR掃描［11］。如圖3所示，CP1是由第一次DR掃描產(chǎn)生的5位操作碼，CP2是由第二次DR掃描產(chǎn)生的5位操作數(shù)，CR是控制寄存器掃描，訪問局部寄存器，其值最低可為0位，沒有最高位限制。CP1和CP2組成了two－part命令，CP1、CP2和CR組成了three－part命令。

圖3 寄存器命令結(jié)構(gòu)

TAP.7控制器命令可實現(xiàn)對局部寄存器進行有條件的存儲。在串行掃描拓撲中，TAP.7控制器命令可直接根據(jù)TAP.7控制器在掃描鏈中的位置來改變局部寄存器中的值進行基本配置，并設(shè)置掃描格式；在星形掃描拓撲中，則根據(jù)分配給TAP.7控制器的地址對局部寄存器進行存儲，因此第一步首先要給控制器分配CID（Controller ID），再根據(jù)配置寄存器CNFG（Configuration Register）中的信息對寄存器進行基本配置，最后設(shè)置掃描格式。

3 測試結(jié)果與分析

3.1 互連測試矢量生成結(jié)果與分析

互連測試以T0層TAP.1為例生成測試矢量。目標板由9個邊界掃描芯片以串行掃描拓撲的方式構(gòu)建測試對象，每個邊界掃描芯片有18個邊界掃描單元，指令寄存器長度8位。圖4所示為網(wǎng)絡(luò)分析后的結(jié)果，由圖4可知，可測網(wǎng)絡(luò)總數(shù)為30條，網(wǎng)絡(luò)類型有單入單出和多入多出兩種，其中網(wǎng)絡(luò)QI1－QI8為兩入兩出類型，即最大入數(shù)為2。

圖4 網(wǎng)絡(luò)分析結(jié)果

針對目標板的線與故障采用走步0算法，圖5展示了掃描鏈路矢量的部分截圖，圖中x代表任意值。由圖可知，生成的DR鏈路長度為9個芯片的邊界掃描單元數(shù)的總和，即162位；IR指令有72位，為9個芯片的指令寄存器長度總和，由上得知可測網(wǎng)絡(luò)個數(shù)為30，最大入數(shù)為2，由公式（1）和（2）可知，生成的DR鏈路矢量個數(shù)應(yīng)為62條，鏈路矢量總數(shù)應(yīng)為124條，結(jié)果分析表明，本文采取的算法及測試方法能夠有效地針對復(fù)雜網(wǎng)絡(luò)生成所需要的測試矢量。

圖5 互連測試生成結(jié)果

3.2 調(diào)試指令及數(shù)據(jù)生成結(jié)果與分析

如圖6所示為數(shù)據(jù)庫中提取出來的調(diào)試目標板的信息分析結(jié)果，圖表中列出了目標板各條掃描鏈串包含的芯片個數(shù)，以及每個芯片內(nèi)部的EMTAPC信息，包括EMTAPC的個數(shù)、旁路指令和調(diào)試指令等。

圖6 調(diào)試目標板信息分析結(jié)果

本文選擇第一條掃描鏈的芯片D4進行調(diào)試，則需要發(fā)送一條SSD_DA指令000旁路所有芯片，再發(fā)送SSD_SOC指令010 0101選擇D4進行調(diào)試，由圖6可知，D4中有兩個EMTAPC，若調(diào)試EMTPAC1，則發(fā)送IR掃描指令＜CLTAPC.TAPC_SELECT_NE，TAPC2.bp，TAPC1.DBG＞，其中CLTAPC.TAPC_SELECT_NE為CLTAPC的選擇指令，用于將目標EMTAPC置為Normal狀態(tài)，非目標EMTAPC置為Exclusion狀態(tài)，TAPC2.bp和TAPC1.DBG分別為EMTAPC2和EMTAPC1的旁路命令和調(diào)試命令，由圖6可知其代碼分別為0010和1 000。最后進行DR掃描，發(fā)送1位的CLTAPC旁路數(shù)據(jù)和32位的全0調(diào)試數(shù)據(jù)。圖7顯示了生成的調(diào)試指令及數(shù)據(jù)，由以上分析表明，所生成的指令和數(shù)據(jù)達到了預(yù)想的結(jié)果，符合要求。

圖7 調(diào)試指令及數(shù)據(jù)

3.3 寄存器配置結(jié)果與分析

寄存器配置以四線星型掃描拓撲的調(diào)試應(yīng)用為例，實驗板采用5個T3和T4層TAP.7的邊界掃描芯片。圖8所示為根據(jù)1149.7標準對命令的定義而生成的命令代碼。首先發(fā)送STC2（0001001100）和STMC（0000000001）命令進行初始化，選擇四線星型拓撲，退出命令控制級別，繼而生成掃描拓撲串序列，發(fā)送四條命令，分別為STFMT（0001100001）、STC2（0001001001）、STMC（0000010010）和SCNB（0100000111 00000），掃描拓撲串序列是DTS產(chǎn)生的命令序列，用于激勵T3及以上的TAP.7控制器使TAP.7控制器能辨別出其所在的是哪個掃描拓撲分支；接著進行CID分配，首先發(fā)送CIDD，取消分配所有CID，進而發(fā)送CIDA命令為拓撲內(nèi)所有控制器逐個分配CID，CIDA為three－part命令，CR部分為TAP.7控制器地址（TCA），系統(tǒng)根據(jù)CIDA的CR掃描部分來識別控制器；最后發(fā)送STFMT（0001100011）命令設(shè)置調(diào)試應(yīng)用所需的JSCSAN3掃描格式。

圖8 寄存器配置命令生成結(jié)果

4 結(jié)語

本文在IEEE1149.7標準基礎(chǔ)上提出了測試生成的方法，包括互連測試應(yīng)用所需的互連測試矢量生成和調(diào)試應(yīng)用所需的調(diào)試指令和數(shù)據(jù)，并完成寄存器的配置，其中，對互連測試復(fù)雜網(wǎng)絡(luò)的矢量生成方法進行了改進。利用VS2008和SQList搭建軟件平臺，結(jié)合數(shù)據(jù)庫和面向?qū)ο蟮膬?yōu)點對測試生成方法進行設(shè)計。實驗結(jié)果表明，該測試生成方法具有易操作、效率高的特點，并具備較高的準備性和故障覆蓋率。

工藝的提升使得集成電路與芯片朝著超微型化、超復(fù)雜化的方向發(fā)展［11］。IEEE1149.7標準的新特性為邊界掃描技術(shù)提供了更廣闊的應(yīng)用，同時也提出了更高的要求，在今后對緊湊型邊界掃描技術(shù)的研究中，CJTAG IP的應(yīng)用、測試系統(tǒng)的升級、多掃描拓撲的測試矢量自動生成將是研究的重點與熱點［12］。因此，本文在IEEE1149.7標準的基礎(chǔ)上對邊界掃描關(guān)鍵技術(shù)之一的測試生成方法進行了研究，對邊界掃描技術(shù)的發(fā)展具有重要意義。

［2］IEEE Standard Test Access Port and Boundary Scan Architecture ［Z］.IEEE Computer Society，2001.

［3］徐志磊.緊湊型JTAG接口的設(shè)計與驗證［D］.上海：上海交通大學(xué)，2010.

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［6］徐建潔，李 岳，胡 政.邊界掃描測試系統(tǒng)軟件設(shè)計與實現(xiàn)［J］.計算機測量與控制，2006（07）：975-977.

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Study on Method of Test Generation Based on IEEE1149.7

Pan Jinhai，Yan Xuelong

（School of Electronic Engineering and Automation，Guilin University of Electronic Technology，Guilin 541004，China）

The continuous development of multicore－on－chip design and system－on－chip technology has brought new challenges to the boundary－scan technology，and the automatical test vector generation of multiple scan topology test has become a research focus and hot spots.To explore the method of test generation based on IEEE1149.7，including interconnect test vector generation，debugging application instructions and data generation and register command generation，a general framework for test generation is presented.A automated test generation system is built using VS2008 as software platform，and the information of target board is extracted from database to configure register and generate interconnect test vector or debug data，which will be inserted into the database.

IEEE1149.7；boundary scan；interconnect test；debugging application；register command

1671-4598（2016）08-0005-04

10.16526／j.cnki.11－4762／tp.2016.08.002

：TP274

：A

2016-03-03；

：2016-03-27。

潘金海（1989-），女，碩士研究生，主要從事智能控制與檢測系統(tǒng)方向的研究。

顏學(xué)龍（1964-），男，碩士研究生導(dǎo)師，教授，主要從事可測性設(shè)計與故障診斷、測試信號處理方向的研究。