一種雙采樣1.2 V 7位125 MS/s流水線ADC的設(shè)計

王曉飛,郝 躍

(西安電子科技大學(xué)寬帶隙半導(dǎo)體國家重點學(xué)科實驗室,陜西西安 710071)

一種雙采樣1.2 V 7位125 MS/s流水線ADC的設(shè)計

王曉飛,郝 躍

(西安電子科技大學(xué)寬帶隙半導(dǎo)體國家重點學(xué)科實驗室,陜西西安 710071)

為了滿足片上系統(tǒng)對模數(shù)轉(zhuǎn)換器的低功耗和高性能的要求,設(shè)計并實現(xiàn)了一種1.2 V 7位125 MS/s雙采樣流水線模數(shù)轉(zhuǎn)換器.該模數(shù)轉(zhuǎn)換器采用了一種新的運算放大器共享技術(shù)以及相應(yīng)的時序關(guān)系,從而消除了采樣時序失配問題,并減小了整個模數(shù)轉(zhuǎn)換器的功耗和面積.該模數(shù)轉(zhuǎn)換器采用0.13μm CMOS工藝實現(xiàn),測試結(jié)果表明,該模數(shù)轉(zhuǎn)換器的最大信噪失真比為43.38 dB,有效位數(shù)為6.8位.在電源電壓為1.2 V、采樣速率為125 MS/s時,該模數(shù)轉(zhuǎn)換器的功耗僅為10.8 m W.

雙采樣;運放共享;時間交織;流水線型模數(shù)轉(zhuǎn)換器

流水線模數(shù)轉(zhuǎn)換器(Analog to Digital Converter,ADC)是一種高速、高精度的奈奎斯特采樣率模數(shù)轉(zhuǎn)換器,它可以在高速、高精度和功耗三者之間很好地進行性能折中[1].因此,流水線模數(shù)轉(zhuǎn)換器在多種技術(shù)領(lǐng)域得到廣泛應(yīng)用,例如,移動系統(tǒng)、光電耦合器件(Charge-Coupled Device,CCD)成像、超聲波醫(yī)療成像、數(shù)字接收機、基站、數(shù)字電視、蜂窩基站以及以太網(wǎng)等[2-5].在上述應(yīng)用中,一項關(guān)鍵技術(shù)是將低功耗、高信噪失真比的模數(shù)轉(zhuǎn)換器與數(shù)字信號處理器集成在一個芯片中.典型的流水線模數(shù)轉(zhuǎn)換器結(jié)構(gòu)在實現(xiàn)高速、高精度時功耗較大,而時間交織型流水線模數(shù)轉(zhuǎn)換器不僅具有高速和高精度的優(yōu)點,同時還具有較高的功耗效率,可很好地滿足上述系統(tǒng)應(yīng)用[3,6].

典型結(jié)構(gòu)的雙采樣時間交織模數(shù)轉(zhuǎn)換器性能受到諸多非理想因素的影響,例如失調(diào)、增益失配、采樣時間失配以及共享運算放大器造成的記憶效應(yīng)等[7-8].為了消除這些非理想因素的影響,文獻[9]將一個時間交織采樣保持電路應(yīng)用在每個通道中,從而將時序失配最小化,但是模數(shù)轉(zhuǎn)換器的線性性能受到采樣保持電路的限制.文獻[10]在時間交織采樣保持電路中采用一種特別的時鐘方案來減小時序失配,但與信號相關(guān)的電荷注入會降低模數(shù)轉(zhuǎn)換器的線性度,而且該方法采用的雙采樣技術(shù)會引起記憶效應(yīng),從而降低模數(shù)轉(zhuǎn)換器的性能.筆者提出一種新的余量增益數(shù)模轉(zhuǎn)換器(Multiplying Digital-to-Analog Converter,MDAC)運放共享技術(shù),并設(shè)計實現(xiàn)了一種雙采樣7位125 MS/s的流水線模數(shù)轉(zhuǎn)換器.

1　系統(tǒng)結(jié)構(gòu)

系統(tǒng)設(shè)計要求為:125 MHz帶寬,7位精度低壓(1.2 V),雙采樣時間交織流水線模數(shù)轉(zhuǎn)換器.

在本設(shè)計中,7位125 Mbit/s雙采樣流水線模數(shù)轉(zhuǎn)換器是通過兩個通道時間交織實現(xiàn)的,每個通道的采樣速率為62.5 MS/s.為了避免不同通道之間的采樣時序及物理失配,這兩個通道共用一個采樣保持電路.從文獻[11]中可知,對于8位流水線模數(shù)轉(zhuǎn)換器而言,若要求功耗最低,則每級MDAC精度安排為2.5-2.5-2.5-2.0,即3級2.5位的MDAC和1級2.0位的Flash模數(shù)轉(zhuǎn)換器;若要求精度最優(yōu),則每級MDAC精度安排為1.5-1.5-1.5-1.5-1.5-1.5-2.0,即6級1.5位MDAC和1級2.0位Flash模數(shù)轉(zhuǎn)換器.在本設(shè)計中,通過采用運放共享技術(shù),已大幅降低了電路的面積和功耗(電路面積為0.3 mm2,電路整體功耗僅10.8 m W).在緩解了功耗和面積壓力的情況下,選擇后一種分段(每級1.5位結(jié)構(gòu))以滿足其精度要求.因此,在本設(shè)計中每個通道是由5級1.5位的MDAC電路和1級2.0位Flash模數(shù)轉(zhuǎn)換器組成的,具體電路結(jié)構(gòu)如圖1所示.

圖1　雙采樣流水線模數(shù)轉(zhuǎn)換器結(jié)構(gòu)圖

2　電路分析與設(shè)計

2.1采樣保持電路

為了配合時鐘交織結(jié)構(gòu)的實現(xiàn),采樣保持電路采用電容翻轉(zhuǎn)結(jié)構(gòu).電容翻轉(zhuǎn)結(jié)構(gòu)的優(yōu)點是僅由一個采樣電容實現(xiàn),無電容之間失配問題且電路結(jié)構(gòu)簡單.為了分析方便,以單端電路為例,具體的雙采樣采樣保持電路結(jié)構(gòu)如圖2(a)所示,但在實際電路中電路結(jié)構(gòu)均為全差分結(jié)構(gòu).

筆者提出的雙采樣采保電路有兩對采樣電容Csa、Csb,分別為A、B兩個通道所用.這兩對采樣電容共用一個全差分運算放大器來實現(xiàn)雙采樣保持功能,這樣就能有效地避免失調(diào)和增益失配等非理想因素的影響,從而提高了整個模數(shù)轉(zhuǎn)換器的線性度.兩個通道的采樣時鐘采用兩相非交疊時鐘,分別為Φ1和Φ2.這兩個采樣時鐘頻率為62.5 MHz,整個模數(shù)轉(zhuǎn)換器的采樣頻率為125 MHz.為了減小開關(guān)電荷共享,采用了底板采樣技術(shù),因此,每路通道的采樣時鐘需要一個輔助時鐘,即時鐘Φ1d和Φ2d,其中Φ1、Φ2為如圖2(b)所示的早關(guān)斷時鐘.兩個通道根據(jù)時鐘Φ1和Φ2交替工作,當(dāng)一個通道處于采樣狀態(tài)時,另一個通道處于保持狀態(tài).為了減小導(dǎo)通電阻的影響,在采樣通路中采用了自舉開關(guān).采用自舉開關(guān)也有助于減小與信號相關(guān)的電荷注入問題[12],從而提高了采樣電路的線性度.

圖2　采樣保持電路結(jié)構(gòu)和工作時序圖

2.2MDAC電路

MDAC模塊是流水線模數(shù)轉(zhuǎn)換器中的關(guān)鍵模塊,它的作用是在一定時間內(nèi)完成量化、數(shù)模轉(zhuǎn)換以及得到殘余量.傳統(tǒng)的雙采樣MDAC電路采用兩個獨立的子模數(shù)轉(zhuǎn)換器,這種結(jié)構(gòu)存在兩個缺陷:一是這兩個子模數(shù)轉(zhuǎn)換器存在物理的失配,從而使整個模數(shù)轉(zhuǎn)換器的動態(tài)特性降低;二是兩個子模數(shù)轉(zhuǎn)換器會使整個模數(shù)轉(zhuǎn)換器的功耗和面積增加.

筆者提出的雙采樣MDAC結(jié)構(gòu)是由兩個通道共用一個1.5位/級子模數(shù)轉(zhuǎn)換器和一個運算放大器,從而有效地克服了傳統(tǒng)雙采樣結(jié)構(gòu)的缺點.具體電路結(jié)構(gòu)如圖3(a)所示.

圖3　雙采樣MDAC模塊電路和時序圖

該雙采樣MDAC電路在正常工作時需要3相時鐘,分別為Φ1(Φ1d)、Φ2(Φ2d)和Φ3,其時序關(guān)系如圖3 (b)所示.其中,時鐘Φ1d、Φ2d為兩相不交疊時鐘.當(dāng)Φ1d為高時,控制A通道采樣電容的下極板對輸入電壓進行采樣,同時控制運算放大器的同相輸入端接B通道采樣電容的上極板,使本級流水線輸出B通道前次采樣轉(zhuǎn)換的量化余差;當(dāng)Φ2d為高時,原理類似.Φ3作為子模數(shù)轉(zhuǎn)換器的采樣時鐘,當(dāng)Φ3為高電平時,進行上述的A、B通道交替采樣及余差輸出,實現(xiàn)了運放共享,節(jié)省了電路面積和功耗;在Φ3為低電平時,對采樣電容的下極板及運算放大器的輸出進行復(fù)位操作,泄放了上次采樣轉(zhuǎn)換的殘留電荷,消除了傳統(tǒng)運放共享引入的記憶效應(yīng).

此外,Φ1、Φ2分別為Φ1d、Φ2d的早關(guān)斷時鐘.先關(guān)斷時鐘Φ1(Φ2)使采樣電容的上極板先斷開,使電容器的一端處于“懸空”狀態(tài);然后再由正常時鐘Φ1d(Φ2d)斷開采樣電容的下極板,由于此時無電荷充放通路,采樣電容上的總電荷將保持為常數(shù),避免了Φ1d(Φ2d)開關(guān)過程中開關(guān)管溝道電荷注入對輸出電壓的影響,從而降低了轉(zhuǎn)換誤差.

其時鐘產(chǎn)生電路如圖4所示,輸入時鐘信號CLK的頻率為125 MHz.

2.3運算放大器

采樣保持電路和MDAC電路中所采用的運算放大器如圖5所示.為了滿足直流增益和單位增益帶寬要求,運算放大器采用兩級結(jié)構(gòu).運算放大器的第1級采用折疊式共源共柵結(jié)構(gòu)以提高運算放大器的增益和輸入信號范圍,第2級采用共源結(jié)構(gòu).由于該運算放大器為兩級結(jié)構(gòu),且主極點在第1級輸出,所以在設(shè)計時需考慮頻率補償.為了保證環(huán)路穩(wěn)定性的同時不減少運算放大器的帶寬,該運算放大器采用共源共柵補償結(jié)構(gòu),即將米勒電容跨接在輸出端與共柵管M4的源極之間,流過補償電容的電流經(jīng)過M4的源極和漏極反饋到差分放大器的輸出端,M4的漏源電阻起到了傳統(tǒng)米勒補償中調(diào)零電阻的作用.該運算放大器的頻率仿真結(jié)果如圖5(b)所示.

圖4　時鐘產(chǎn)生電路

圖5　運算放大器的電路圖及仿真結(jié)果

3　實現(xiàn)及仿真結(jié)果

筆者提出的7位125 MS/s流水線模數(shù)轉(zhuǎn)換器采用0.13μm互補金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor transistor,CMOS)工藝實現(xiàn),版圖設(shè)計及芯片照片如圖6所示,模數(shù)轉(zhuǎn)換器面積為320μm×940μm.該雙采樣模數(shù)轉(zhuǎn)換器的性能仿真采用Cadence公司的Spectre工具.芯片測試得到的微分非線性(Differential Non Linearity,DNL)誤差曲線和積分非線性(Integral Non Linearity,INL)誤差曲線分別如圖7所示,所有非線性誤差均小于±0.5最低有效位(Least Significant Bit,LSB).在進行瞬態(tài)測試時,模數(shù)轉(zhuǎn)換器的輸入端加滿幅度的差分正弦信號進行量化轉(zhuǎn)換,然后將模數(shù)轉(zhuǎn)換器的數(shù)字輸出結(jié)果進行快速傅里葉變換分析,得到的頻譜圖如圖8所示.

輸入信號頻率為3.025 MHz,采樣頻率為125 MHz的頻譜分析結(jié)果如圖8(a)所示;輸入信號頻率為33.875 MHz,采樣頻率為125 MHz的頻譜分析結(jié)果如圖8(b)所示.根據(jù)測試結(jié)果,該雙采樣流水線模數(shù)轉(zhuǎn)換器的信噪失真比為43.38 dB,無雜散動態(tài)范圍大于53 dB,有效位數(shù)為6.8位.在1.2 V電源電壓下,整個模數(shù)轉(zhuǎn)換器的功耗為10.8 m W.表1對筆者設(shè)計的和其他參考文獻中設(shè)計的模數(shù)轉(zhuǎn)換器進行了比較.由表1可以看出,在相同或相近工藝條件下,筆者設(shè)計的雙采樣流水線模數(shù)轉(zhuǎn)換器具有明顯的功耗優(yōu)勢,在125 MHz采樣頻率下僅為10.8 m W,其能耗效率品質(zhì)因素(Figure Of Merit,FOM)[3]也優(yōu)于其他文獻,僅為0.75.

圖6　雙采樣模數(shù)轉(zhuǎn)換器版圖及芯片照片

圖7　微分非線性誤差及積分非線性誤差的測試結(jié)果

圖8　輸出信號快速傅里葉變換頻譜分析圖

表1　模數(shù)轉(zhuǎn)換器性能對比

4　總 結(jié)

筆者設(shè)計了一種7位125 MS/s雙采樣流水線模數(shù)轉(zhuǎn)換器結(jié)構(gòu),并在0.13μm CMOS工藝上實現(xiàn).該模數(shù)轉(zhuǎn)換器采用了一種新的子模數(shù)轉(zhuǎn)換器和運算放大器共享技術(shù)以及相應(yīng)的時序關(guān)系,從而有效地減小了傳統(tǒng)雙采樣結(jié)構(gòu)的物理失配,并減小了整個模數(shù)轉(zhuǎn)換器的功耗和面積.根據(jù)仿真結(jié)果,該雙采樣流水線模數(shù)轉(zhuǎn)換器的信噪失真比大于42 dB,無雜散動態(tài)范圍大于53 dB,有效位數(shù)達6.8 bit.在1.2 V電源電壓、125 MHz采樣頻率下的功耗僅為10.8 m W.該雙采樣流水線模數(shù)轉(zhuǎn)換器在面積和功耗方面具有較大的優(yōu)勢,可廣泛應(yīng)用于有線、無線收發(fā)器的接收端以及SoC系統(tǒng)中.

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(編輯:郭 華)

Design of double sample 1.2 V 7 bit 125 MS/s pipelined ADC

WANG Xiaofei,H AO Yue
(State Key Lab.of Wide Bandgap Semiconductor Technology Disciplines, Xidian Univ.,Xi’an 710071,China)

A 7 bit 125 MS/s double sample pipelined ADC which can achieve a low power and a high performance for the SoC system is presented.The presented ADC with op-amp sharing between two channels and a new timing scheme can not only eliminate sampling timing skew,but also has a low power and a small area.Test results show that the ADC designed in a 0.13μm CMOS process achieves a maximum SNDR of 43.38 dB,and that ENOBis 6.8 bits.The ADC consumes 10.8 mW at 125 MS/s under a 1.2 V supply voltage.

double sample;op-amp sharing;time-interleaved;pipelined analog to digital converter

TN4

A

1001-2400(2016)04-0023-06

10.3969/j.issn.1001-2400.2016.04.005

2015-06-02 網(wǎng)絡(luò)出版時間：2015-10-21

國家自然科學(xué)基金資助項目(61204085,61334002)

王曉飛(1979-),男,西安電子科技大學(xué)博士研究生,E-mail:xjtuwxf@126.com.

網(wǎng)絡(luò)出版地址：http://www.cnki.net/kcms/detail/61.1076.TN.20151021.1046.010.html