基于TDS系統(tǒng)的超大型測(cè)試向量生成技術(shù)研究

石志剛，劉　偉，金　蘭，吉國凡

（北京確安科技股份有限公司，北京100094）

基于TDS系統(tǒng)的超大型測(cè)試向量生成技術(shù)研究

石志剛，劉偉，金蘭，吉國凡

（北京確安科技股份有限公司，北京100094）

超大型測(cè)試向量生成技術(shù)是數(shù)字電路芯片測(cè)試中的難點(diǎn)，對(duì)芯片測(cè)試效率和產(chǎn)品良率都有較大影響。介紹一種基于TDS向量生成系統(tǒng)的超大型測(cè)試向量生成技術(shù)。闡述了TDS向量生成系統(tǒng)的體系結(jié)構(gòu)，以某超大型測(cè)試向量的生成過程為例，介紹該系統(tǒng)使用模塊化方式生成超大型測(cè)試向量的方法，并對(duì)具體生成方案進(jìn)行分析，使用裁剪、壓縮等多種優(yōu)化手段完成測(cè)試向量生成，保證測(cè)試向量的簡(jiǎn)潔和準(zhǔn)確。生成后的向量可以成功載入目標(biāo)測(cè)試系統(tǒng)，極大節(jié)省了測(cè)試系統(tǒng)資源。通過該方法，實(shí)現(xiàn)了超大型測(cè)試向量的高效生成，極大地減小了測(cè)試向量的體積，提高了工程量產(chǎn)測(cè)試效率。

芯片測(cè)試系統(tǒng)；系統(tǒng)架構(gòu)；向量生成；優(yōu)化；壓縮；模塊化

1　引　言

隨著半導(dǎo)體工藝技術(shù)的發(fā)展，集成電路技術(shù)和性能有了飛速提高，對(duì)數(shù)字集成電路的測(cè)試提出了更高要求，尤其是芯片的功能測(cè)試。因此，測(cè)試向量（Test Vector）的準(zhǔn)確高效生成成為了整個(gè)功能測(cè)試能否順利進(jìn)行的關(guān)鍵［1］。

測(cè)試向量是對(duì)芯片一系列邏輯功能的輸入輸出狀態(tài)的描述，包含了輸入激勵(lì)和預(yù)期存儲(chǔ)響應(yīng)真值表，通過輸出是否達(dá)到預(yù)期判斷芯片功能是否正常［2］。目前主要有兩種生成方式：手動(dòng)生成和自動(dòng)生成。手動(dòng)生成是根據(jù)客戶提供的時(shí)序圖等信息，按照測(cè)試系統(tǒng)規(guī)定的格式進(jìn)行文本編寫。隨著芯片功能的增強(qiáng)，深度上千萬行的超大型測(cè)試向量不斷出現(xiàn)，手動(dòng)生成的方法已無法滿足要求，因此需要使用合適的測(cè)試向量生成軟件，實(shí)現(xiàn)從EDA工具仿真波形圖到測(cè)試向量的直接轉(zhuǎn)換［3－4］。

TDS（Test Development Series）系統(tǒng)是TSSI公司基于Linux操作系統(tǒng)開發(fā)的一套專業(yè)測(cè)試向量生成軟件，可實(shí)現(xiàn)EDA仿真結(jié)果與測(cè)試向量生成的無縫對(duì)接，能夠?yàn)榇笮蜏y(cè)試向量的高效準(zhǔn)確生成提供完整的解決方案。但即使使用專業(yè)的向量生成工具，對(duì)于一些更大型的向量，仍需要針對(duì)具體情況進(jìn)行特殊處理，才能生成合適的測(cè)試向量。

2　TDS系統(tǒng)結(jié)構(gòu)

TDS系統(tǒng)采用模塊化設(shè)計(jì)，整體分為輸入、轉(zhuǎn)換、輸出三個(gè)部分，其基本系統(tǒng)框架如圖1所示。

圖1　TDS測(cè)試向量生成系統(tǒng)框圖

輸入部分將EDA仿真工具生成的波形文件，通過相應(yīng)的輸入模塊導(dǎo)入TDS系統(tǒng)，生成包含各信號(hào)管腳和波形信息的SEF文件。

轉(zhuǎn)換部分通過各種條件（condition）模塊對(duì)導(dǎo)入的SEF文件進(jìn)行操作以符合測(cè)試需求。SEF文件在進(jìn)行裁剪、邊緣對(duì)齊、去除尖峰、分割等操作后通過環(huán)化運(yùn)算將輸入部分讀入的波形文件劃分時(shí)序，生成包含時(shí)序信息的WDB文件［5］。

輸出部分通過輸出模塊得到文本格式的測(cè)試向量文件，可以直接導(dǎo)入到對(duì)應(yīng)的測(cè)試程序中使用。測(cè)試向量文件可以利用UltraEdit等文本編輯軟件稍加修改后轉(zhuǎn)換為測(cè)試系統(tǒng)可識(shí)別的格式。

雖然TDS系統(tǒng)提供了完整的向量生成解決方案，但超大型測(cè)試向量的生成仍是難點(diǎn)，需要兼顧TDS系統(tǒng)服務(wù)器硬件、測(cè)試系統(tǒng)硬件、普通計(jì)算機(jī)硬件、測(cè)試程序以及生產(chǎn)效率等各個(gè)方面因素，才能在生成準(zhǔn)確的測(cè)試向量前提下保證芯片測(cè)試效率。下面以某超大型測(cè)試向量的生成過程為實(shí)例對(duì)其中的難點(diǎn)進(jìn)行介紹。

3　超大型測(cè)試向量生成

以實(shí)際生產(chǎn)中的一個(gè)具體文件為例，介紹超大型測(cè)試向量的生成過程。此文件的輸入部分為EDA仿真工具生成的EVCD格式文件，該文件總大

對(duì)應(yīng)生成的測(cè)試向量文本文件大小為：

文件體積≈向量深度×每條向量字符數(shù)≈3．125×107×50≈1．5G

如果不進(jìn)行任何處理，即使順利生成，在普通計(jì)算機(jī)上進(jìn)行文字編輯工作也較為困難。

測(cè)試中使用的目標(biāo)測(cè)試系統(tǒng)為J750，在該測(cè)試系統(tǒng)中，向量存儲(chǔ)器分為兩部分，其中LVM（Large Vector Memory）資源可存儲(chǔ)向量深度為16M的單一語句或單一循環(huán)語句，SVM（Small Vector Memory）資源用于存儲(chǔ)跳轉(zhuǎn)等獨(dú)立循環(huán)結(jié)構(gòu)共1024個(gè)。如果不對(duì)測(cè)試向量進(jìn)行壓縮，測(cè)試向量將無法載入測(cè)試系統(tǒng)中。因此需要對(duì)其進(jìn)行優(yōu)化，使其能夠順利應(yīng)用于芯片測(cè)試當(dāng)中。

3．1文件分段處理

在使用Verilog in模塊將EVCD文件導(dǎo)入TDS系統(tǒng)后，得到不包含時(shí)序關(guān)系的SEF文件。通過上述分析可知，在測(cè)試向量生成時(shí)必須進(jìn)行壓縮。TDS系統(tǒng)的壓縮功能統(tǒng)一位于輸出部分。若不進(jìn)行任何處理，在輸出部分壓縮過程進(jìn)行時(shí)會(huì)出現(xiàn)如圖2所示情況，TDS系統(tǒng)由于服務(wù)器硬件內(nèi)存不足導(dǎo)致轉(zhuǎn)換終止。

因此需要將讀入的SEF文件分割為兩個(gè)較小的部分分別進(jìn)行處理，目的是使這樣兩個(gè)較小測(cè)試向量分別能在TDS服務(wù)器的內(nèi)存處理能力內(nèi)完成生成。在TDS系統(tǒng)中選擇Cut Condition操作模塊，可以根據(jù)測(cè)試向量的運(yùn)行時(shí)間對(duì)向量進(jìn)行分割。通過此方法將長度為1．25S的測(cè)試向量分為1S和0．25S兩個(gè)較小向量，二者都可以在計(jì)算機(jī)硬件的處理能力下順利生成。該轉(zhuǎn)換模塊控制條件如圖3所示。

在分割過程中需要尋找測(cè)試向量中的各管腳信號(hào)穩(wěn)定部分，用以保證兩個(gè)較小測(cè)試向量在連接時(shí)不會(huì)出現(xiàn)任何問題。在本例中，測(cè)試向量?jī)?nèi)部包含3mS的等待區(qū)域，只要從此處分割就能保證向量的完整準(zhǔn)確。

3．2邊沿對(duì)齊

在正常測(cè)試中，測(cè)試向量的生成目標(biāo)是時(shí)序信息的簡(jiǎn)潔準(zhǔn)確，但是由EDA工具仿真生成的文件，各管腳在時(shí)序上可能存在沒有完全同步的情況，若小為1．6G。文件主要包含一條長度約1．25秒、運(yùn)行頻率25MHz、共31個(gè)管腳的波形信息。若全部展開測(cè)試向量深度為：不進(jìn)行處理，將會(huì)在之后進(jìn)行的環(huán)化生成時(shí)序文件過程中生成多組復(fù)雜時(shí)序，這些多余的時(shí)序不僅會(huì)造成后續(xù)向量生成的困難，更可能因此增加向量深度。

Align Condition模塊可用于信號(hào)邊沿對(duì)齊，如圖4所示。

圖2　服務(wù)器內(nèi)存不足導(dǎo)致向量生成中斷

圖3　Cut Condition模塊配置

圖4　Align Condition模塊配置

TDS系統(tǒng)提供了兩種對(duì)齊方式：與特定信號(hào)管腳對(duì)齊和與固定時(shí)間對(duì)齊。對(duì)于不同芯片需要根據(jù)具體情況選擇不同的對(duì)齊方法。若選擇與特定信號(hào)管腳對(duì)齊，一般可以選擇時(shí)鐘信號(hào)，此方法適合于時(shí)序較復(fù)雜、具有不同時(shí)鐘信號(hào)的波形文件，但該方法可能會(huì)由于時(shí)鐘信號(hào)本身的偏差導(dǎo)致最后環(huán)化時(shí)生成復(fù)雜測(cè)試向量［6］。由于本例中僅有一個(gè)時(shí)鐘信號(hào)，因此選擇與固定時(shí)間對(duì)齊方式進(jìn)行。所有信號(hào)管腳（包括時(shí)鐘信號(hào)）邊沿全部與半周期時(shí)間對(duì)齊，最后僅生成單一時(shí)序。如圖5所示。

使用此方法對(duì)齊后每個(gè)周期內(nèi)的時(shí)序關(guān)系將更加簡(jiǎn)單明了，可以為后續(xù)模塊簡(jiǎn)化時(shí)序文件提供條件［7］。

圖5　生成測(cè)試向量的時(shí)序

3．3文件壓縮與優(yōu)化

邊沿對(duì)齊完成后，通過WAT（Waveform AnalysisTool）模塊利用指定周期對(duì)SEF文件中的波形進(jìn)行劃分，得到每一周期的時(shí)序圖，歸納所有周期的時(shí)序圖，生成時(shí)序文件。再使用Sequencematch模塊，將時(shí)序文件與SEF文件本身結(jié)合，通過環(huán)化算法對(duì)波形圖依據(jù)周期進(jìn)行劃分，生成包含時(shí)序信息的WDB文件。將此文件導(dǎo)入到對(duì)應(yīng)測(cè)試系統(tǒng)的輸出模塊（Wave Bridge）中，即可獲得需要的測(cè)試向量文件。

如前文所述，在本例中必須要在生成測(cè)試向量文件時(shí)進(jìn)行壓縮。若不進(jìn)行壓縮，J750測(cè)試系統(tǒng)的LVM資源不足，若進(jìn)行自動(dòng)壓縮，大量的循環(huán)結(jié)構(gòu)會(huì)由于SVM資源不足而無法載入測(cè)試系統(tǒng)。因此需要對(duì)輸出模塊的輸出格式進(jìn)行控制，同時(shí)兼顧LVM和SVM資源的使用［8］。

TCL（Test Control Language）語言是TDS系統(tǒng)向量生成過程中使用的語言，用戶可以通過TDS系統(tǒng)中預(yù)留的各接口使用自定義的TCL文件對(duì)轉(zhuǎn)換過程進(jìn)行控制，對(duì)輸出的測(cè)試向量進(jìn)行優(yōu)化。

在這里需要采用TCL語言進(jìn)一步優(yōu)化輸出格式，復(fù)寫系統(tǒng)自帶的壓縮程序。本例中定義的TCL文件如下：

Testcontrol J750

Ate

PatternCompression＝y(tǒng)es；

SubroutineCompression＝false；

LoopCompression＝false；

End ate；

End testcontrol

根據(jù)TCL文件的定義，TDS系統(tǒng)在壓縮過程中會(huì)保留測(cè)試向量中所有的單行重復(fù)內(nèi)容，去掉了所有循環(huán)結(jié)構(gòu)。經(jīng)過此方法優(yōu)化，再將切割后的兩個(gè)較小文件手動(dòng)拼接起來，最終得到大小為16M的ATP格式文件，載入J750測(cè)試系統(tǒng)后僅占用1M的LVM資源，不占用任何SVM資源。最終完成的整個(gè)方案如圖6所示。

圖6　完整解決方案模塊化視圖

經(jīng)過一系列優(yōu)化，可以得到高效簡(jiǎn)潔的測(cè)試向量，進(jìn)一步即可在windows系統(tǒng)下順利進(jìn)行文本編輯而不必限于計(jì)算機(jī)性能的限制，在正式的生產(chǎn)測(cè)試中也可以有效減小載入時(shí)間，提高測(cè)試效率。

4　結(jié)束語

以一種超大型測(cè)試向量的生成為例，首先對(duì)TDS測(cè)試向量生成系統(tǒng)進(jìn)行了介紹，其次對(duì)該測(cè)試向量的生成進(jìn)行了研究，經(jīng)過切割、邊沿對(duì)齊、自定義壓縮等技巧，不斷優(yōu)化條件，減小文件體積，完成整個(gè)超大型測(cè)試向量的生成工作，使其應(yīng)用于芯片測(cè)試成為可能。利用TDS系統(tǒng)可以有效地加快向量生成的效率，極大縮短測(cè)試程序的開發(fā)周期。同時(shí)提高工程量產(chǎn)的測(cè)試效率。

［1］陳輝．ATE測(cè)試向量轉(zhuǎn)換方法研究［D］．廣東：華南理工大學(xué)，2010．Chen Hui．Research on ATE Test Vector Transformation Method［D］．Guangdong：South China University of Technology，2010．

［2］時(shí)萬春．現(xiàn)代集成電路測(cè)試技術(shù)［M］．北京：化學(xué)工業(yè)出版社，2005．Shi Wanchun．Modern Integrated Circuit Testing Technology［M］．Beijing：Chemical Industry Press，2005．

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Research of Ultra－large Size Test Vector Generation Based on TDS System

Shi Zhigang，Liu Wei，Jin Lan，Ji Guofan
（Beijing Chipadvanced Co．，Ltd．，Beijing 100094，China）

The generation technology of the ultra－large size test vector is a difficult point in the test of digital circuit chip，which has a great influence on the test efficiency and the yield．In this paper，an ultra－large size test vector generation technique based on TDS system is introduced．It describes the structure of test vector generation system，takes the generation process of an ultra－large size test vector as an example，introduces the method of generating an ultra－large size test vector with system modularization，and carries on the analysis to the main module．Using cutting，compression and other methods of optimization to complete the test vector generation，ensure that the generated test vector is simple and accurate．Through this method，we can achieve high efficiently conversion of the ultra－large size test vector，which greatly reduces the size of the test vector and improves the efficiency of mass production test．

Chip Testing System；System Architecture；Vector Generation；Optimization；Compress；Modularization

10．3969／j．issn．1002－2279．2016．05．005

TN47

B

1002－2279（2016）05－0017－04

石志剛（1983－），男，北京人，工程師，碩士研究生，主研方向：集成電路測(cè)試。

2016－04－18