基于FPGA的IRIG-B（DC）快速解碼器設(shè)計(jì)

唐立軍張林山李孟陽(yáng)楊映春

（1.云南電網(wǎng)有限責(zé)任公司電力科學(xué)研究院，云南昆明 650000；2.廣州致訊信息科技有限責(zé)任公司，廣東廣州 510000）

基于FPGA的IRIG-B（DC）快速解碼器設(shè)計(jì)

唐立軍1張林山1李孟陽(yáng)1楊映春2

（1.云南電網(wǎng)有限責(zé)任公司電力科學(xué)研究院，云南昆明 650000；2.廣州致訊信息科技有限責(zé)任公司，廣東廣州 510000）

在電廠設(shè)備中，需要為電子設(shè)備提供統(tǒng)一的時(shí)間信息，以便對(duì)設(shè)備信息進(jìn)行時(shí)間校正。為了達(dá)到電子設(shè)備與時(shí)鐘服務(wù)器時(shí)間信號(hào)的精確同步，提出了基于FPGA實(shí)現(xiàn)IRIG-B（DC）碼快速解碼器的設(shè)計(jì)方案。解碼器接收IRIG-B（DC）碼，完成對(duì)時(shí)間信息的解析并輸出1 pps信號(hào)和串口時(shí)鐘報(bào)文信息。實(shí)驗(yàn)證明，采用FPGA設(shè)計(jì)IRIG-B（DC）解碼器，具有精度高，性能穩(wěn)定，體積小，成本低等優(yōu)點(diǎn)，對(duì)于常規(guī)時(shí)鐘同步設(shè)備的技術(shù)更新具有重要實(shí)踐意義。

IRIG-B解碼 時(shí)鐘同步系統(tǒng) FPGA

1 引言

IRIG-B碼（簡(jiǎn)稱B碼）是一種BCD串行時(shí)間碼，每個(gè)碼元寬度為10ms，為脈寬編碼，一個(gè)時(shí)幀周期包括100個(gè)碼元。碼元的"準(zhǔn)時(shí)"參考點(diǎn)是其脈沖前沿，時(shí)幀的參考標(biāo)志由一個(gè)位置識(shí)別標(biāo)志和相鄰的參考碼元組成，其寬度為8ms；每10個(gè)碼元有一個(gè)位置識(shí)別標(biāo)志：P1，P2，P3，…，P9，P0，它們均為8ms寬度；PR為幀參考點(diǎn)，如圖1所示；二進(jìn)制“1”、“0”和時(shí)幀參考標(biāo)志的脈寬為5ms、2ms和8ms，如圖2所示。

一個(gè)時(shí)間格式幀從幀參考標(biāo)志開始。因此連續(xù)兩個(gè)8ms寬脈沖表明秒的開始，如果從第二個(gè)8ms開始對(duì)碼元進(jìn)行編碼，分別為第0，1，2，…，99個(gè)碼元，把IRIG-B碼的編碼格式寫為：

＜sync＞SS：MM：HH：DDD：YY： ＜control＞ ＜binary seconds＞，其中各字段的定義如下：

（1）＜sync＞：時(shí)間同步標(biāo)；志（位位置P0）；（2）SS：秒（位位置P1～P4秒個(gè)位、P6～P8秒十位，范圍00～59，當(dāng)閏秒出現(xiàn)時(shí)可能為60）；（3）MM：分（位位置P10～P13分個(gè)位、P15～P17分十位，范圍，范圍00～59）；（4）HH：時(shí)（位位置P20～P23時(shí)個(gè)位、P25～P26時(shí)十位，范圍00～23）；（5）DDD：日（位位置P30～P33日個(gè)位、P35～P38日十位、P40～P41日百位，范圍00～366）；（6）YY：年（位位置P50～P53年個(gè)位、P55～P58年十位，范圍00～99）；（7）＜control＞：二進(jìn)制控制位；（8）＜binary seconds＞：一天中的秒數(shù)（SBS—straight binary second-of-day）。

2 B碼解碼模塊

IRIG-B（DC）碼的解調(diào)有兩大任務(wù)：一是解調(diào)1pps信號(hào)；二是解調(diào)B碼攜帶的時(shí)間信息。B碼解調(diào)原理圖如圖3所示。

在圖3中，脈寬識(shí)別模塊的作用是在接受到B碼不同寬度的碼元時(shí)，在代表不同脈寬信號(hào)的端口輸出一個(gè)指示信號(hào)。其原理是在檢測(cè)到B碼上升沿時(shí)，啟動(dòng)計(jì)數(shù)，在B碼的下降沿時(shí)對(duì)計(jì)數(shù)器值進(jìn)行判斷，然后在對(duì)應(yīng)的端口輸出一個(gè)高電平標(biāo)志，此高電平標(biāo)志在下個(gè)B碼上升沿到來(lái)時(shí)變?yōu)榈碗娖?。?biāo)志信號(hào)識(shí)別如圖4所示。

由于B碼經(jīng)傳輸或干擾后可能發(fā)生波形畸變，因此在判別碼元寬度時(shí)應(yīng)考慮冗余設(shè)計(jì)。因此，本設(shè)計(jì)采用一個(gè)10kHz時(shí)鐘對(duì)B碼進(jìn)行檢測(cè)，若計(jì)數(shù)得到的碼元寬度為75～85，該碼元為8ms脈寬；若計(jì)數(shù)得到的碼元寬度為45～55，該碼元為5ms脈寬；若計(jì)數(shù)得到的碼元寬度為15～25，該碼元為2ms脈寬。起始位識(shí)別模塊由8ms標(biāo)志計(jì)數(shù)器和一個(gè)2ms、5ms為輸入的或門組成，其作用識(shí)別IRIG-B（DC）碼的起始位置，為碼元計(jì)數(shù)器以及數(shù)據(jù)解析模塊輸出清零信號(hào)。其原理是對(duì)8ms標(biāo)志信號(hào)計(jì)數(shù)，用5ms或2ms標(biāo)志信號(hào)清零，當(dāng)檢測(cè)到連續(xù)的2個(gè)8ms標(biāo)志信號(hào)時(shí)，即找到了B碼的幀頭，輸出清零信號(hào)，如圖5所示。

0～99碼元計(jì)數(shù)器的作用時(shí)對(duì)B碼碼元計(jì)數(shù)，解析1pps信號(hào)。在碼元計(jì)數(shù)器中，PR記為0，P0記為99，當(dāng)清零脈沖信號(hào)到來(lái)時(shí)將碼元計(jì)數(shù)器清0，同時(shí)在下一個(gè)B碼上升沿處，置1pps信號(hào)線為高電平；當(dāng)計(jì)數(shù)器計(jì)數(shù)到49的同時(shí)，在下一個(gè)B碼上升沿處，置1 pps信號(hào)線為高電平。

數(shù)據(jù)解析模塊由波特率定時(shí)模塊和數(shù)據(jù)采集模塊組成。其作用是解析B碼中所攜帶的時(shí)間信息，并將其輸出或儲(chǔ)存。本設(shè)計(jì)采用一個(gè)偏移的100Hz 時(shí)鐘來(lái)檢測(cè)5ms標(biāo)志信號(hào)的方法來(lái)解析時(shí)間信息。其原理為：首先波特率定時(shí)模塊將10kHz時(shí)鐘信號(hào)分頻為一個(gè)100 Hz的時(shí)鐘信號(hào)，這個(gè)100Hz的時(shí)鐘信號(hào)上升沿較清零信號(hào)上升沿（即IRIG-B（DC）碼的上升沿）退后約3/（4*bps），其中1/bps為每個(gè)碼元的周期，恰好在5ms脈寬標(biāo)志信號(hào)高電平的中間，如圖6所示。在100 Hz時(shí)鐘信號(hào)高電平期間檢測(cè)5 ms脈寬標(biāo)志信號(hào)的值，若為1，則根據(jù)此時(shí)刻數(shù)據(jù)采集模塊中碼元計(jì)數(shù)的值，置相應(yīng)的數(shù)據(jù)位為1；若為0，則根據(jù)此時(shí)刻數(shù)據(jù)采集模塊中碼元計(jì)數(shù)的值，置相應(yīng)的數(shù)據(jù)位為0。由于B碼時(shí)間信息儲(chǔ)存于特定的碼元間，所以，時(shí)間信息輸出信號(hào)線只接與存儲(chǔ)有時(shí)間信息的數(shù)據(jù)位。

3 時(shí)間信息發(fā)送模塊

在圖7中，時(shí)間報(bào)文分組發(fā)送控制模塊的作用是將時(shí)間信息中包含的年、天、時(shí)、分、秒信息分別拆分成5個(gè)字節(jié)，控制串口發(fā)送模塊依次發(fā)送。

串口發(fā)送模塊由波特率定時(shí)模塊和字節(jié)發(fā)送控制模塊組成，其作用是按照串口發(fā)送時(shí)序協(xié)議，發(fā)送一個(gè)字節(jié)數(shù)據(jù)。字節(jié)發(fā)送控制模塊按照波特率定時(shí)模塊產(chǎn)生定時(shí)信號(hào)將數(shù)據(jù)一位一位的發(fā)送出去。假設(shè)我配置的波特率為9600bps，那么每隔0.00010416666666 6667s，波特率定時(shí)模塊就會(huì)產(chǎn)生一個(gè)高脈沖給字節(jié)發(fā)送控制模塊，一幀數(shù)據(jù)有11位，那么波特率定時(shí)模塊需要產(chǎn)生12次定時(shí)，如圖8所示。

為了方便上位機(jī)數(shù)據(jù)解析，我們?cè)跁r(shí)間報(bào)文分組發(fā)送控制模塊的報(bào)文分組表起始位置加入0xFFFF，上位機(jī)在連續(xù)檢測(cè)到兩個(gè)0xFF，開始解析數(shù)據(jù)，同步上位機(jī)時(shí)鐘（為了保證時(shí)鐘同步的準(zhǔn)確性，上位機(jī)還得具有數(shù)據(jù)質(zhì)量過(guò)濾策略）。

4 結(jié)語(yǔ)

目前用分立元件開發(fā)和研制的IRIG-B碼時(shí)間統(tǒng)一系統(tǒng)存在電路復(fù)雜，集成度低，調(diào)試?yán)щy，體積大，成本高，保密性低等缺點(diǎn)。而采用FPGA是設(shè)計(jì)的B碼解碼器，很大程度上解決了以上問(wèn)題，其精度也可以滿足絕大多數(shù)要求。本設(shè)計(jì)根據(jù)的電力行業(yè)實(shí)際情況，著眼

［1］吳煒，周燁，黃子強(qiáng).FPGA實(shí)現(xiàn)IRIG-B（DC）碼編碼和解碼的設(shè)計(jì)［J］.電子設(shè)計(jì)工程，2010（12）∶162-169.

［2］史玉琴.基于EPLD的IRIG-B編/解碼器的分析與設(shè)計(jì)［J］.現(xiàn)代電子技術(shù)，2007（14）∶79-81.

［3］佟剛，曹永剛.基于MSP430+FPGA的IRIG-B碼時(shí)統(tǒng)設(shè)計(jì)［J］.電光控

1.4 數(shù)據(jù)質(zhì)量監(jiān)控管理

數(shù)據(jù)質(zhì)量監(jiān)控管理提供同一設(shè)備類型在數(shù)據(jù)標(biāo)準(zhǔn)定義下，不同時(shí)間整改后的異常數(shù)據(jù)數(shù)量統(tǒng)計(jì)，為數(shù)據(jù)質(zhì)量提升提供考核依據(jù)。監(jiān)控管理人員通過(guò)圖形化界面監(jiān)控過(guò)程中數(shù)據(jù)質(zhì)量提升管理工作，更好的為數(shù)據(jù)質(zhì)量提升做好決策支持。

2 結(jié)語(yǔ)

通過(guò)PMS數(shù)據(jù)質(zhì)量檢查工具的研制，黃山供電公司進(jìn)一步完善了數(shù)據(jù)質(zhì)量管理流程和日常基礎(chǔ)業(yè)務(wù)管理制度，實(shí)現(xiàn)了PMS系統(tǒng)數(shù)據(jù)質(zhì)量管理的制度化、規(guī)范化、標(biāo)準(zhǔn)化和精細(xì)化，PMS數(shù)據(jù)質(zhì)量得以有效提升，數(shù)據(jù)管理水平得以明顯提高。

參考文獻(xiàn):

［1］趙曉鋒，周慶捷.PMS實(shí)用化分析評(píng)價(jià)體系和數(shù)據(jù)質(zhì)量提升的研究［J］.電力信息與通信技術(shù)，2015，13（7）∶101-106.

［2］陳孝明，阮羚.基于數(shù)據(jù)庫(kù)層級(jí)的PMS實(shí)用化評(píng)價(jià)指標(biāo)提升方法［J］.湖北電力，2015，39（8）∶9-11.

［3］范婷，余永忠.某供電局?jǐn)?shù)據(jù)質(zhì)量及實(shí)用化常態(tài)化評(píng)價(jià)體系探索［J］.信息化建設(shè)，2015（11）.

In power plant equipment， the need for electronic equipment to provide a unified time information， so that the equipment information for time correction. In order to achieve the precise synchronization of the time signal of the electronic equipment and the clock server， a design scheme of IRIGB （DC） code fast decoder based on FPGA is proposed. Decoder receives IRIG-B （DC） code， complete the analysis of time information and output 1 PPS signal and serial clock message information. Experimental results show that the FPGA design IRIG-B （DC） decoder has the advantages of high precision， stable performance， small size and low cost， which has important practical significance for the technical update of the conventional clock synchronization device.

IRIG-B；decoding clock synchronization system；FPGA

唐立軍（1985—），男，湖南永州人，碩士，畢業(yè)于湖南大學(xué)，工程師，研究方向：電網(wǎng)自動(dòng)化檢測(cè)及測(cè)試技術(shù)、多源信息融合技術(shù)方面的研究。