數(shù)字下變頻系統(tǒng)實現(xiàn)研究

宋　飛

(西安航空學院 電子工程學院，陜西 西安 710077)

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數(shù)字下變頻系統(tǒng)實現(xiàn)研究

宋飛

(西安航空學院 電子工程學院，陜西 西安 710077)

在軟件無線電架構背景下，研究了數(shù)字下變頻中的數(shù)據(jù)抽取理論，提出了數(shù)字下變頻處理系統(tǒng)方案，即4倍抽取采用多相結構來實現(xiàn)，抗混疊濾波采用FIR濾波器來實現(xiàn)。同時利用系統(tǒng)時間余量實現(xiàn)了多載波處理與多相處理的結合，既能夠節(jié)約硬件資源又能夠充分利用系統(tǒng)時間余量提高資源利用率。在FPGA中進行實現(xiàn)，能夠達到滿意的抽取和濾波效果。

數(shù)字下變頻；整數(shù)倍抽取；多相結構 FIR濾波器；多載波疊加

0　引言

軟件無線電是一種新型的無線體系結構，整個系統(tǒng)采用動態(tài)的軟件編程對設備特性進行重配置，即硬件通過軟件定義來完成不同的功能，從而建立一種多模式、多頻段、多功能無線設備的有效且經(jīng)濟的解決方案。軟件無線電的主要特點：可多頻帶、多模式、多功能(M3)工作；具有可重配置、可重編程的能力[1]。

軟件無線電接收機主要由三大部分組成：模擬射頻前端、高速模數(shù)/數(shù)模轉換器、數(shù)字信號處理單元。其中寬帶中頻帶通采樣是近期軟件無線電一種較可行的技術體制，通過增加一點射頻前端的復雜性，使A/D設計大大簡化，從而解決了在其他技術體制下A/D器件無法滿足要求的情況[2]。

本文重點關注的是該技術體制下的數(shù)字下變頻部分，其由NCO、數(shù)字混頻器、低通濾波器、抽取器構成。NCO主要用于產(chǎn)生本振信號，與數(shù)字混頻器一起使接收的數(shù)字中頻信號下變頻到零中頻。低通濾波器用于數(shù)字抽取所必須的抗混疊濾波。抽取器則用于降低數(shù)據(jù)采樣率，利于后續(xù)處理。這些模塊實現(xiàn)較靈活，可采用多種目前主流應用的芯片來實現(xiàn)。

數(shù)字下變頻子系統(tǒng)是軟件無線電體系的核心所在，也是軟件無線電接收機中的重點研究領域。

1　數(shù)據(jù)抽取理論

根據(jù)帶通采樣定理，軟件無線電接收機的帶通采樣率應盡可能選的高些，這樣可使瞬時采樣帶寬盡可能的寬些，從而對不同帶寬的信號有更好的適應性，同時也有利于簡化系統(tǒng)設計。但采樣率提高會導致采樣后的數(shù)據(jù)流速率很高，導致后續(xù)信號處理速度無法滿足需要。因此，有必要對采樣后的信號進行降速處理，這就是多速率信號處理技術中的數(shù)字下變頻(DDC)理論。

整數(shù)倍抽取是指把原始采樣序列x(n)每D個數(shù)據(jù)抽取一個，形成一個新的序列xD(m)，即xD(m)=x(mD)。若原始采樣序列的采樣率為fs，則其無模糊帶寬為fs/2；D倍抽取后的新序列，其采樣率變?yōu)閒s/D，其無模糊帶寬為fs/2D；則當x(n)含有大于fs/2D的頻率分量時，xD(m)就必然產(chǎn)生頻譜混疊，導致無法恢復出x(n)中小于fs/2D的頻率分量[3]。

對于x(n)信號，定義一個D倍抽取后的新序列：

(1)

則可得抽取后的序列xD(m)的離散傅里葉變換為：

(2)

由此式可見抽取序列的頻譜為抽取前序列頻譜經(jīng)頻移和D倍展寬后的D個頻譜的疊加和。

為了能夠正確恢復出原始序列中所感興趣的頻譜分量，可以首先用一個數(shù)字濾波器(帶寬為π/D)對X(ejw)先進行濾波，使其只含有小于π/D的頻率分量，這樣再進行D倍抽取就不會產(chǎn)生頻譜混疊現(xiàn)象，從而可完全恢復出原始序列的信息。該低通濾波器被稱之為抽取抗混疊濾波器。抽取抗混疊濾波器與采樣率降低器合稱抽取器。其結構如圖1所示：

圖1抽取器的結構

由圖1可見，抽取器的抗混疊濾波器位于抽取算子D之前，即在降速之前實現(xiàn)，大大提高了對運算速度的要求，使用多相濾波結構可較好解決這個問題。

對其重新組織可寫為：

(3)

(4)

此即為數(shù)字濾波器H(z)的多相表達式；又可利用抽取器的等效變換，得到抽取器多相結構的高效形式，如圖2所示。

圖2　取器多相結構的轉換形式

此結構中，數(shù)字濾波在抽取之后進行，大大降低了對處理速度的要求。另一個好處是每一分支濾波器的系數(shù)由原有的N個，減少為M=N/D個，從而減少濾波運算累積誤差，提高了計算精度，并可方便濾波器的實現(xiàn)。實現(xiàn)時，可采用如圖3所示的換相形式：

圖3　抽取器多相結構的開關形式

設抽取器原始結構下，要求在采樣間隔T秒內(nèi)完成N次乘加運算，其計算速度要求為：

S1=Nfs(次乘加/秒)

(5)

采用多相結構后各分支濾波器hk(m)的階數(shù)為N/D，輸入數(shù)據(jù)率為fs/D，其計算速度要求為：

(6)

即只為原始結構濾波器速度要求的1/D2，當D較大時，對運算速度的要求將大大降低[4]。

2　實際抽取濾波器的實現(xiàn)

在實際數(shù)字下變頻系統(tǒng)中，對于抽取濾波器的設計，可采用上述多相濾波結構高效的實現(xiàn)。

實際系統(tǒng)結構如圖4所示，多個載波信號經(jīng)過ADC處理后得到離散多載波序列；再經(jīng)過兩路數(shù)字NCO將其變至基帶，輸出相互正交的I、Q兩路信號；最后通過多相結構的抽取濾波器，降低數(shù)據(jù)采樣率，輸出所需要的數(shù)字基帶信號。

本文重點關注的是抽取濾波結構的設計，其需要將2載波的中頻采樣信號進行下變頻，對輸入信號需要進行4倍抽取(抽取倍數(shù)D=4)，使數(shù)據(jù)采樣率由3.84M，降為0.96M。該抽取濾波器的處理時鐘為245.76M。

由于抽取倍數(shù)較小，抗混疊濾波器可采用一個經(jīng)典的FIR濾波器即可滿足要求。FIR濾波器的設計方法很多，實際中使用matlab軟件工具，根據(jù)系統(tǒng)的實際參數(shù)，可方便的得出滿足需求的濾波器系數(shù)。根據(jù)實際數(shù)字下變頻系統(tǒng)通帶和阻帶的要求，使用窗函數(shù)法，可設計出該FIR濾波器為32階[5-6]，或者在Matlab中也可選用remez函數(shù)進行此種濾波器的設計[7]。

圖4　采用多相處理結構的中頻數(shù)字化接收機結構

考慮到由于處理時鐘比輸入數(shù)據(jù)速率快很多，可以將多相結構與多載波相結合，這樣既可以充分利用處理速度的優(yōu)勢，又可節(jié)約硬件資源。

首先由時鐘余量與處理時鐘的關系：

Ds=fclk/Vdata

(7)

其中，Ds表示系統(tǒng)時針余量；fclk表示處理時鐘頻率；Vdata表示輸入數(shù)據(jù)速率?？傻迷撓到y(tǒng)的時鐘余量為64倍。

另外由時鐘余量與載波數(shù)量的關系：

Ds=C×D×Dp

(8)

其中，C表示載波數(shù)，D為抽取倍數(shù)；Dp為一相需要處理的數(shù)據(jù)數(shù)。

將(7)式代入可得

(9)

可得2載波4倍抽取時濾波器的一相需要處理的數(shù)據(jù)數(shù)為8。

其次根據(jù)多相濾波器設計原理，相數(shù)等于抽取倍數(shù)，而抽取濾波器系數(shù)：

N=P×Np

(10)

其中，N為濾波器系數(shù)；P為相數(shù)；Np為一相的除數(shù)。

若要充分利用時鐘余量，可使一相的階數(shù)等于一相需要處理的數(shù)據(jù)數(shù)，若兩者無法做到相等，則會有時鐘余量的剩余。

由此，該抽取濾波器為32階，可分為4相，每相為8階。對輸入2載波信號，每載波每相需進行8次乘累加處理，充分復用后剛好可以把時鐘余量用完。

具體實現(xiàn)結構如圖5所示：

圖5　多相結構的抗混疊濾波器實現(xiàn)形式

其中一載波一相的處理結構如圖6所示：

圖6抗混疊濾波器其中一相的實現(xiàn)結構

數(shù)據(jù)存儲單元可用來緩存外部輸入的數(shù)據(jù)，由時序控制模塊控制在特定時刻輸出I、Q數(shù)據(jù)。系數(shù)存儲單元用于存放預先設計好的抗混疊濾波器的系數(shù)，其由控制模塊控制按照特定時序輸出與I、Q數(shù)據(jù)相對應的濾波器系數(shù)。乘累加單元分別接收I、Q數(shù)據(jù)和濾波器系數(shù)，并進行乘累加運算。寄存單元用于暫存濾波結果。

其特定的時序關系可按照圖7來安排。

圖7抗混疊濾波器多相結構的時序說明圖

開關調(diào)撥到第二相，處理方式與第一相類似，依次取兩個載波的8個I、Q數(shù)據(jù)分別與8個濾波器系數(shù)做乘累加運算，16個時鐘周期后處理完畢。對第三相、第四相也是同樣的處理過程。32個濾波器系數(shù)在4相處理中分別提取使用。

最終完成4相的處理后將各相濾波結果進行相加，并按照輸入數(shù)據(jù)和濾波器系數(shù)的有效位進行適當?shù)慕匚惶幚怼Ｔ賹?個載波的濾波結果對齊輸出，并產(chǎn)生相應的使能信號。

3　結語

通過上述的分析，多載波的數(shù)字下變頻處理使用多相抽取濾波器結構與多載波復用相結合來高效實現(xiàn)，既能夠節(jié)約硬件資源又充分利用了系統(tǒng)處理時間余量。該方案在FPGA中硬件實現(xiàn)后能夠達到滿意的濾波和抽取效果。

[1] 向新.軟件無線電原理與技術[M].西安：西安電子科技大學出版社，2008：1-2.

[2] [3][4]樓才義，徐建良，楊小牛.軟件無線電原理與應用[M].2版.北京：電子工業(yè)出版社，2014：84-88，36-38，49-51.

[5] Uwe M B.數(shù)字信號處理的FPGA實現(xiàn)[M].劉凌，譯.2版.北京：清華大學出版社，2006:99-101.

[6] 杜勇.數(shù)字濾波器的MATLAB與FPGA實現(xiàn)[M].2版.北京：電子工業(yè)出版社，2014:195-199.

[7] 陳懷琛.數(shù)字信號處理教程——MATLAB釋義與實現(xiàn)[M].北京：電子工業(yè)出版社，2004:243-249.

[責任編輯、校對：郝杰]

Research on the Realization of Digital Down Converter System

SONGFei

(School of Electronic Engineering,Xi'an Aeronautical University,Xi'an 710077,China)

Under the SDR structure background,the paper studies the theory of digital decimation,and presents the scheme of digital down converter system,namely realizing four-times decimation through multi-partition structure and anti-frequency disturbing filter through FIR filter.In the meanwhile,it also realizes the combination of multi-carrier process and multi-partition structure through the system time margin,which can not only save hardware resources,but also make full use of system time margin to enhance resource utilization.Realizing the system in FPGA can generate the satisfactory decimation and filtering effects.

DDC;integral decimation;multi-partition structure FIR filter;multi-carrier combination

2016-07-19

宋飛(1981-)，男，陜西西安人，助教，主要從事數(shù)字中頻與軟件無線電研究。

TN924

A

1008-9233(2016)05-0056-04