基于FPGA的信道化接收機(jī)設(shè)計及工程應(yīng)用

梁中英，沈煒

（廣州海格通信集團(tuán)股份有限公司廣東廣州510663）

基于FPGA的信道化接收機(jī)設(shè)計及工程應(yīng)用

梁中英，沈煒

（廣州海格通信集團(tuán)股份有限公司廣東廣州510663）

基于最小化資源實現(xiàn)寬帶多信道接收機(jī)的目的，采用基于多相濾波的信道化接收機(jī)設(shè)計結(jié)構(gòu)，在分析原理的基礎(chǔ)上，結(jié)合實際工程應(yīng)用，使用Xi1inx公司的Virtex_4系列FPGA實現(xiàn)了256信道接收機(jī)的設(shè)計。設(shè)計中充分有效地利用了FPGA中的硬件資源（DSP48、B1ock RAM、OSERDES等），優(yōu)化實現(xiàn)結(jié)構(gòu)，提高資源利用率，工程應(yīng)用證明該結(jié)構(gòu)是可靠有效的。

多相濾波；信道化接收機(jī)；Xi1inx；FPGA

在電子對抗中，一般對偵察接收機(jī)的要求有：寬帶接收、高靈敏度、大動態(tài)范圍等。實現(xiàn)信號的全概率截獲是非常重要的，模擬接收機(jī)已經(jīng)很難滿足上述要求，而數(shù)字信道化接收機(jī)的設(shè)計靈活，能夠滿足處理的要求［1］。鑒于該理論需要主運(yùn)算器件具有并行處理的能力，而FPGA在硬件結(jié)構(gòu)上具有極大的靈活性，可適用于這種需要并行處理的理論，所以在設(shè)計中選擇FPGA對其進(jìn)行實現(xiàn)。硬件實現(xiàn)結(jié)果顯示，設(shè)計可以達(dá)到預(yù)期的要求。

1　復(fù)信號的信道化接收機(jī)的數(shù)學(xué)模型

實際信號處理中，首先通常需要對接收到的信號進(jìn)行正交變換，將其變?yōu)閺?fù)信號。復(fù)信號的信道劃分如圖1所示［2］。文中所提到的設(shè)計是將中頻采樣的信號進(jìn)行正交插值后變?yōu)閺?fù)信號進(jìn)行后續(xù)處理，所以這里只討論復(fù)信號的信道化接收機(jī)實現(xiàn)。

圖1　復(fù)信號的信道化劃分

圖2　復(fù)信號濾波器組的低通實現(xiàn)

對復(fù)信號進(jìn)行濾波時可以采用低通型濾波器組來實現(xiàn)，如圖2所示。圖中hLP（n）為原型低通濾波器，本振角頻率ωk=其作用是將圖1中的第K個子頻帶（信道）移至基帶（零中頻），然后通過后接的低通濾波器hLP（n）濾出對應(yīng)的子頻帶，由于濾波后的信號帶寬為2π/ D，故可進(jìn)行D倍抽取，以獲得低采樣率的信號［3］。

由圖2可得第K路信道的輸出為：

將式（1）代入上式得：

則：

其中DFT（.）表示離散傅里葉變換。根據(jù)上述推導(dǎo)過程，得到基于多相濾波結(jié)構(gòu)的信道化接收機(jī)數(shù)學(xué)模型［4］如圖3所示。

圖3　復(fù)信號的信道化接收機(jī)框圖

在圖3中，第一個乘法器的本振信號，當(dāng)D為偶數(shù)時?。╛1）m，D為奇數(shù)時取1。從圖中可以看出，此時不僅D倍抽取器已位于濾波器之前，而且現(xiàn)在每個信道的抽取濾波器不是原來的原型低通濾波器hLP（n），而是多相濾波器hp（m），其運(yùn)算量降至了原來的1/D并且極大的提高了這種信道化接收機(jī)的實時處理能力。另外，圖中的DFT可以采用其高效算法FFT來實現(xiàn)，運(yùn)算速度可以大大提高。

2　寬帶信道化接收機(jī)的FPGA實現(xiàn)

由圖3的信號化接收機(jī)結(jié)構(gòu)可以得出FPGA的實現(xiàn)框圖如圖4所示。

圖4　信道化接收機(jī)FPGA實現(xiàn)框圖

由圖4可知，整個設(shè)計由6部分組成：符號變換、抽取器、通道濾波、復(fù)乘、FFT和輸出模塊。設(shè)計中選擇Xi1inx公司的XC4VSX55來實現(xiàn)，XC4VSX55擁有硬件資源［5］：320個B1ockRAM，每個180Kbit，共5 760 Kbit；24 576個S1ices；512 個XtremeDSP；640個IO。下面介紹一下各個模塊的實現(xiàn)。

2.1符號變換和抽取器的實現(xiàn)

本設(shè)計中D=256，圖3中第一個乘法器的本振信號為，沒有必要通過乘法器來實現(xiàn)，直接使用組合邏輯進(jìn)行符號變換即可。設(shè)計中將符號變換模塊在抽取之前實現(xiàn)，可以將一批數(shù)據(jù)（256個）同時實現(xiàn)符號翻轉(zhuǎn)。符號變換由一個9位計數(shù)器來實現(xiàn)，當(dāng)計數(shù)器小于256時，數(shù)據(jù)符號取反，反之，則不變。

若使用觸發(fā)器實現(xiàn)抽取器，需要22*2*16*256=180 224 個1 bit觸發(fā)器，即需要90 112個S1ice來實現(xiàn)，已經(jīng)超出了FPGA的資源，此時觸發(fā)器工作頻率很低，但也不能復(fù)用。若使用數(shù)據(jù)選擇器來實現(xiàn)，也需要占用大量的邏輯資源。設(shè)計中采用FIFO來實現(xiàn)抽取，只占用22個B1ockRAM和154個S1ices，154個S1ices用于控制FIFO的讀寫使能信號，主要應(yīng)用FPGA的硬件資源（B1ockRAM），B1ockRAM既可以作為RAM使用，也可以作為FIFO來使用，并且不占用其它的邏輯資源。抽取器使用FIFO實現(xiàn)時，22個FIFO依次相連，如圖5所示，每個FIFO中放入256個數(shù)據(jù)，當(dāng)22個FIFO都已存放了256個數(shù)據(jù)時，第22個FIFO開始輸出，其它FIFO也同時輸出，對輸出的并行數(shù)據(jù)進(jìn)行通道濾波處理。

圖5　抽取器及通道濾波的實現(xiàn)

使用FIFO來實現(xiàn)抽取器，具有如下優(yōu)點(diǎn)：1）能夠提高抽取的速度；2）節(jié)省邏輯資源，Virtex4系列FPGA中有大量的B1ockRAM，使用B1ockRAM來實現(xiàn)FIFO不占用額外的邏輯資源；3）有利于后級通道濾波的復(fù)用。

2.2通道濾波和復(fù)乘的實現(xiàn)

乘法器是FPGA中的重要資源，為了減少乘法器的使用數(shù)目，必須設(shè)法對乘法器進(jìn)行復(fù)用。通道濾波時如果每個通道都用一個乘法器的話，共需使用256個乘法器，兩個相同的結(jié)構(gòu)在FPGA中實現(xiàn)，已經(jīng)用盡了所選擇的FPGA（XC4VSX55）的乘法器（512個），并且前端DDC部分還要使用乘法器，所以需要對乘法器進(jìn)行復(fù)用。

通道濾波使用Virtex4系列FPGA中的DSP48模塊來搭建，因為DSP48模塊不僅是一個18*18 bit的乘法器，還包含許多寄存器，加法器及相鄰DSP48互連的接口。設(shè)計中充分利用其硬件資源，通道濾波模塊復(fù)用256次，第1次輸出是第0通道濾波后的數(shù)據(jù)，第2次輸出是第1通道的數(shù)據(jù)，第n次輸出是第n_1通道的數(shù)據(jù)。通道濾波是I，Q兩路同時實現(xiàn)的，通道濾波結(jié)束后直接進(jìn)行復(fù)乘。通道濾波結(jié)果是流水輸出的，為FFT的輸入提供了方便。

通道濾波的系數(shù)存放在22個B1ockRAM中，22個B1ockRAM采用統(tǒng)一的地址信號，如圖7所示。設(shè)計中地址信號從0遞增到255，然后返回到0，循環(huán)往復(fù)。

圖6　DSP48模塊結(jié)構(gòu)

圖7　系數(shù)輸出框圖

2.3FFT的實現(xiàn)和輸出

FFT變換通過調(diào)用Xi1inx的IP核來實現(xiàn)。FFT采用流水方式，輸入數(shù)據(jù)由復(fù)乘后直接進(jìn)入FFT，經(jīng)過若干個時鐘周期后，結(jié)果就源源不斷地輸出。輸出將64個通道的數(shù)據(jù)放入一個RAM中，作為一組，并轉(zhuǎn)串之后通過高速的LVDS輸出，以320 MHz的速率輸出到其它信號處理板。RAM采用雙口RAM，雙口RAM一端以32位數(shù)據(jù)輸入，另外一端以8位數(shù)據(jù)輸出。再調(diào)用FPGA硬并轉(zhuǎn)串模塊OSERDES，轉(zhuǎn)為串行數(shù)據(jù)。也可以自己編寫程序?qū)崿F(xiàn)并轉(zhuǎn)串模塊，但那樣不但不能完全利用FPGA的硬件資源，也浪費(fèi)FPGA內(nèi)部的邏輯資源，無法達(dá)到FPGA硬件并轉(zhuǎn)串模塊的性能。

3　硬件實現(xiàn)驗證

實現(xiàn)上述結(jié)構(gòu)后，使用信號源產(chǎn)生不同頻點(diǎn)的信號，對應(yīng)于不同的通道，觀測多相濾波后的結(jié)果即可對該結(jié)構(gòu)進(jìn)行驗證。信號源輸出某頻點(diǎn)信號，頻率值對應(yīng)本設(shè)計中的第125個通道，chipscope采樣結(jié)果如圖8所示，其中濾波結(jié)果的通道號xk_index的值從0～255，表示256個通道。從圖中可以看出，通道號124（即第125個通道）的結(jié)果遠(yuǎn)大于其他通道的結(jié)果，即多相濾波的結(jié)果為第125個通道，與輸入的頻點(diǎn)所在通道相符。

用上述驗證方法對不同通道結(jié)果都進(jìn)行了驗證，結(jié)果與理論通道相符，說明了這種實現(xiàn)結(jié)構(gòu)的正確性和可行性。

圖8　多相濾波結(jié)果輸出的chipscope采樣圖

4　結(jié)束語

FPGA的硬件資源為信號處理帶來了便利，本文所使用的設(shè)計方法合理利用了FPGA自身的硬件資源，使用較少的邏輯資源實現(xiàn)信道化接收機(jī)的結(jié)構(gòu)，提高了FPGA的資源利用率，在單片F(xiàn)PGA上實現(xiàn)了2路寬帶信號的接收和處理，且性能滿足了設(shè)計的要求。

［1］楊成山.基于FPGA的數(shù)字信道化接收機(jī)研究和實現(xiàn)［D］.哈爾濱：哈爾濱工業(yè)大學(xué)，2013.

［2］楊小牛，樓才義，徐建良.軟件無線電原理與應(yīng)用［M］.北京：電子工業(yè)出版社，2001.

［3］楊靜.信道化數(shù)字接收機(jī)技術(shù)的研究［D］.成都：電子科技大學(xué)，2003.

［4］Fredric J.Harris，Chris Dick，Michae1 Rice.Digita1 Receivers and Transmitters Using Po1yphase Fi1ter Banks for Wire1ess Communications［J］.IEEE Transactions On Microwave Theory and Techniques，2003，51（4）：3_5.

［5］Xi1inx.Virtex_4 User Guide［S］.March 21，2006.

［6］Xi1inx.XtremeDSP for Virtex_4 FPGAs User Guide［S］.Ju1y 5，2006.

Deslgn and lmPlementatlon of channellzed recelVer based on FPGA

LIANG Zhong_ying，SHEN Wei
（Guangzhou haige communications group incorporated company，Guangzhou 510663，China）

Based on the purpose of designing broadband mu1ti_channe1 receiver with 1east resources，adopting the design structure of channe1ized receiver based on po1yphase fi1ters，on the basis of ana1yzing the princip1e，combined with practica1 app1ication，the design of 256 channe1 receiver are rea1ized by Virtex_4 FPGA of Xi1inx Corporation.In the design，the hardware resources of the FPGA are made fu11 use of，such as DSP48，B1ock RAM，OSERDES and so on，the design structure is optimized and the resource uti1ization is improved.The experiments i11ustrate the effectiveness of this design.

po1yphase fi1tersj channe1ized receiverj Xi1inxj FPGA

TN859

A

1674_6236（2016）10_0147_03

2015_06_02稿件編號：201506038

梁中英（1985—），女，黑龍江綏濱人，碩士，設(shè)計師。研究方向：衛(wèi)星通信領(lǐng)域中的基帶數(shù)字信號處理。