基于FPGA的4路信號發(fā)生器的設(shè)計

付 豪，周彬彬，喻偉闖，袁海林，廖紅華*

（1.湖北民族學(xué)院信息工程學(xué)院，湖北恩施445000；2.湖北民族學(xué)院科技學(xué)院，湖北恩施445000）

基于FPGA的4路信號發(fā)生器的設(shè)計

付 豪1，周彬彬1，喻偉闖2，袁海林1，廖紅華1*

（1.湖北民族學(xué)院信息工程學(xué)院，湖北恩施445000；2.湖北民族學(xué)院科技學(xué)院，湖北恩施445000）

結(jié)合低電壓電泳芯片的電壓控制，提出了一種基于FPGA的4路信號發(fā)生器的設(shè)計方案.介紹了直接頻率合成技術(shù)（DDS）的基本工作原理，利用IP核設(shè)計4路信號發(fā)生器的基本流程.實驗結(jié)果表明：該信號發(fā)生器可通過調(diào)整波形控制字、頻率控制字、相位控制字，控制輸出不同波形、不同頻率、不同相位的4路信號，且信號波形能滿足低電壓電泳芯片移動電場控制需要.

FPGA；IP核；DDS；信號發(fā)生器

目前，從低電壓電泳芯片的研究現(xiàn)狀來看，低電壓電泳芯片的研究主要是將毛細管電泳技術(shù)移植到以玻璃、硅、有機物等材料為基片的芯片中，利用電泳系統(tǒng)較短的分離溝道和良好的散熱特性，實現(xiàn)在較高場強下完成快速、高效的分離分析過程［1-4］.

本文結(jié)合低電壓電泳芯片的設(shè)計需要，提出了一種基于FPGA的4路信號發(fā)生器的設(shè)計方案.重點介紹了DDS的工作原理、自定制相位累加IP核和波形選擇IP核、波形存儲IP核設(shè)計以及系統(tǒng)軟件、硬件的構(gòu)成［5-8］.該信號發(fā)生器的設(shè)計，能為低電壓電泳芯片的移動電場提供激勵.本系統(tǒng)基于武漢華亨科技有限公司的EDA/SOPC實驗開發(fā)平臺進行軟、硬件測試.

1 基于FPGA的4路信號發(fā)生器系統(tǒng)設(shè)計思想

基于FPGA的4路信號發(fā)生器的整體框圖如圖1所示.

系統(tǒng)的硬件設(shè)計思想為：以FPGA軟核處理器NIOS II為核心，首先鍵盤輸入控制字，對頻率、相位和波形模式選擇進行控制，通過總線送給DDS模塊的相位累加器，得到查找表所需地址，再將地址送給ROM查找表，查找表將地址對應(yīng)的數(shù)據(jù)輸出，因每一路都能輸出4種不同的波形，之后用一個波形選擇器將想要的波形數(shù)據(jù)選擇出來，最終將波形信號送給數(shù)模轉(zhuǎn)換模塊得到模擬波形.從而產(chǎn)生任意頻率、任意相位的波形.

圖1　信號發(fā)生器的系統(tǒng)框圖Fig.1 System diagram of signa1 generator

2 基于FPGA的4路信號發(fā)生器

2.1 DDS的基本原理DDS即直接頻率合成技術(shù)，具有相對帶寬大，頻率轉(zhuǎn)換時間短、分辨率高和相位連續(xù)性好等優(yōu)點，主要由相位累加器，加法器和波形查找表構(gòu)成，相位累加器主要是由N位的加法器與N位的累加寄存器構(gòu)成［9-14］.當(dāng)時鐘到來時，加法器就將輸入的頻率控制字與累加寄存器的數(shù)據(jù)相加.因此當(dāng)每一個時鐘脈沖輸入時，累加器將頻率控制字進行一次累加.累加器的輸出數(shù)據(jù)與相位控制字通過加法器相加，加法器輸出的數(shù)據(jù)就是波形存儲器的相位采樣地址，為此可以把波形存儲器中的波形采樣值經(jīng)查找表找出，實現(xiàn)了相位到幅值的轉(zhuǎn)換，最終以波形信號輸出.原理圖如圖2所示.

圖2　DDS原理框圖Fig.2 Schematic diagram of DDS

3 基于FPGA的4路信號發(fā)生器IP核模塊

3.1 多路輸出信號發(fā)生器模塊

多路輸出信號發(fā)生器模塊如圖3所示.

由圖3可以看出，給4路相位累加器輸入頻率控制字，經(jīng)過累加之后，連接到相位加法器的輸入端，分別與各路的相位控制字相加，這樣就可以做到波形頻率和相位可調(diào)；再根據(jù)相位加法器輸出的地址進行查表；經(jīng)過查找表的每一路波形信號都可以產(chǎn)生4種模式的波形；通過輸入波形控制字對波形選擇器進行控制，選擇出滿足要求的4路波形，之后進行數(shù)模轉(zhuǎn)換.

圖3　多路輸出信號發(fā)生器模塊Fig.3 Modu1e of mu1tip1e output signa1 generator

3.2 相位累加IP的設(shè)計

相位累加器是DDS設(shè)計中的核心部分，設(shè)計中是8位的加法器和8位的累加器級聯(lián)而成，累加器是在加法器之上加一個時鐘，加法器的輸出端給輸入端，每一個時鐘作用時，加法器的輸出控制字與頻率控制字進行一次累加，當(dāng)相位累加器的累加的結(jié)果大于或者等于28時，相位累加器溢出，恢復(fù)到初始值.本模塊是應(yīng)用Veri1og HDL語言設(shè)計實現(xiàn)如下：

由以上代碼生成IP核，如下圖4所示.

3.3 波形存儲IP的設(shè)計

波形存儲器的輸入與相位累加器的輸出相連，實現(xiàn)相位地址到波形幅值的轉(zhuǎn)換.設(shè)計中利用MATLAB進行波形仿真得出波形數(shù)據(jù)，該波形數(shù)據(jù)為10位，256個數(shù)據(jù)，因為余弦波和正弦波只是相位的不同，因此產(chǎn)生余弦波可以通過正弦波調(diào)相產(chǎn)生.首先用Quartus II中生成一個.mif文件，再將波形數(shù)據(jù)保存在.mif文件中，同時生成一個ROM的IP核，將文件加到該IP核中，得到波形存儲器.下圖為波形存儲器的IP核模塊.

圖4　相位累加器IP核模塊Fig.4 IP core modu1e of the phase accumu1ator

圖5　波形存儲器的IP核模塊Fig.5 IP core modu1e of the waveform memory

3.4 波形選擇IP的設(shè)計

波形選擇器的主要功能是：根據(jù)設(shè)計要求，從輸入的4種波形中選擇一種波形.通過波形選擇控制字進行控制，當(dāng)控制字為00時，選擇第一種波形；控制字為01時，選擇第二種波形；控制字為10時，選擇第三種波形；控制字為11時，選擇第四種波形.模塊是應(yīng)用Veri1og HDL語言設(shè)計實現(xiàn)如下：

由以上代碼生成IP核，如下圖6所示.

圖6　波形選擇器IP核模塊Fig.6 IP core modu1e of waveform se1ector

4 軟件設(shè)計

軟件的設(shè)計如圖7所示，工作流程為：當(dāng)系統(tǒng)啟動后，系統(tǒng)首先進入?yún)?shù)設(shè)定狀態(tài)，通過判斷鍵盤是否輸入4路的波形選擇和初始的信號頻率和相位，設(shè)定好初始狀態(tài)，根據(jù)設(shè)置值進行相應(yīng)的處理，將頻率和相位控制字送給相位累加IP核進行累加，累加的相位地址送給波形存儲IP核，實現(xiàn)相位到幅值的轉(zhuǎn)化，另外的波形選擇控制字和波形存儲IP核輸出的波形信號同時送給波形選擇IP核，輸出到4路滿足要求的波形信號.

5 仿真與測試分析與討論

5.1 仿真與分析討論

設(shè)計通過Signa1 Tap II Logic Ana1yzer Fi1e進行仿真，得到4路頻率和相位可調(diào)的穩(wěn)定波形.圖a給的控制字為fword_0=25，pword_0=0；fword_1=25，pword_1=10；fword_2=25，pword_2=0；fword_3=30，pword_3=50；k_0=0；k_1=1；k_2=2；k_3=0.圖b給控制字為fword_0=25，pword_0=10；fword_1=25，pword_1=30；fword_2=25，pword_2=0；fword_3=60，pword_3=80；k_ 0=0；k_1=0；k_2=0；k_3=0.Signa1 Tap II Logic Ana1yzer Fi1e仿真波形為圖8所示.

圖7　軟件流程圖Fig.7 The f1ow chart of software

從圖8（a）可以得到模式、相位和頻率都不同的4路波形，圖8（b）可以得到模式和頻率相同相位不同的4路波形.由此，該設(shè)計可以得到相位、頻率和波形模式都任意可調(diào)的4路波形信號.

5.2 測試分析與討論

測試平臺如圖9所示.

由圖9測試平臺可以看出：在EDA/SOPC實驗開發(fā)系統(tǒng)的平臺基礎(chǔ)上，通過外加一個DAC模塊，可以將DDS產(chǎn)生的波形轉(zhuǎn)換成模擬波形，用示波器觀測.該輸出波形通過輸入控制字為fword_0=25，pword_0=0；fword_1=25，pword_1= 10；k_0=1；k_1=0.輸出波形穩(wěn)定.

圖8 Signa1 Tap II Logic Ana1yzer Fi1e仿真波形Fig.8 Simu1ation waveform of Signa1 Tap II Logic Ana1yzer Fi1e

圖10中的測試波形由DS1102C雙蹤示波器測試，圖10（a）中的2路波形輸入控制字為fword_0=25，pword_0=0；fword_1=25，pword_1=10；k_0=0；k_1=1.圖10（b）中的2路波形輸入控制字為fword_0=25，pword_0=10；fword_1=25，pword_1=30；k_0=0；k_1=0.測試波形穩(wěn)定可調(diào).

圖9　Cyc1on3C40F780C8N測試平臺Fig.9 Cyc1on3C40F780C8N test p1atform

圖10　測試波形圖Fig.10 Test chart

6 結(jié)語

本設(shè)計應(yīng)用了FPGA技術(shù)和DDS技術(shù)，完成了4路信號發(fā)生器的仿真和實驗測試.信號發(fā)生器輸出波形穩(wěn)定，能滿足低電壓電泳芯片移動控制需求，較好地完成了信號源發(fā)生器的各種所需功能，且硬件電路簡單，系統(tǒng)性能穩(wěn)定.

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責(zé)任編輯：時 凌

Design of Four-channel Signal Generator Based on FPGA

FU Hao1，ZHOU Binbin1，YU Weichuang2，YUAN Hai1ing1，LIAO Honghua1*
（1.Schoo1 of Information and Engineering，Hubei University for Nationa1ities，Enshi 445000，China；2.Science and Techno1ogy Co11ege of Hubei University for Nationa1ities，Enshi 445000，China）

In this paper，a design scheme of four-channe1 signa1 generator based on FPGA is presented，which is used to contro1 the vo1tage of the 1ow vo1tage e1ectrophoresis chip.The basic operating princip1e of direct frequency synthesis techno1ogy（DDS）and the basic process of the design of four-channe1 signa1 generator based on IP core are i11uminated.The experimenta1 resu1ts show that the generator can be used to generate the four-channe1 signa1 by adjusting the contro11ing word of waveform，frequency and phase，and the signa1 waveform can meet the contro1 demand for the moving e1ectric fie1d of 1ow vo1tage e1ectrophoresis chip.

FPGA；IP core；DDS；signa1 generator

TP311

A

1008-8423（2016）02-0203-04

10.13501/j.cnki.42-1569/n.2016.06.022

2016-04-26.

國家自然科學(xué)基金項目（61263030/61463014）.

付豪（1993-），男，碩士生，主要從事電力電子與電力傳動和嵌入式系統(tǒng)研究；*

廖紅華（1972-），男（土家族），博士，教授，主要從事電力電子與電力傳動、嵌入式系統(tǒng)及微型全分析系統(tǒng)等研究.