一種采用標(biāo)準(zhǔn)數(shù)字單元實(shí)現(xiàn)的5bit 100MS/s全數(shù)字閃爍型模數(shù)轉(zhuǎn)換器

薛香艷，周雪榮，葉　凡，任俊彥

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

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一種采用標(biāo)準(zhǔn)數(shù)字單元實(shí)現(xiàn)的5bit 100MS/s全數(shù)字閃爍型模數(shù)轉(zhuǎn)換器

薛香艷，周雪榮，葉凡，任俊彥

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

設(shè)計(jì)了一種全數(shù)字實(shí)現(xiàn)的5bit閃爍型模數(shù)轉(zhuǎn)換器，該設(shè)計(jì)的核心思想是通過(guò)差分延時(shí)鏈對(duì)，將輸入的差分模擬信號(hào)轉(zhuǎn)換為延時(shí)信號(hào)，再經(jīng)過(guò)鎖存器得到與相應(yīng)參考電壓的比較結(jié)果.該數(shù)字比較器的參考電壓內(nèi)置于差分延時(shí)鏈對(duì)，無(wú)需從外部輸入.采樣保持電路的開(kāi)關(guān)和保持電容也使用數(shù)字庫(kù)中的合適器件代替.該模數(shù)轉(zhuǎn)換器完全采用標(biāo)準(zhǔn)數(shù)字單元庫(kù)中的單元搭建而成，與傳統(tǒng)實(shí)現(xiàn)方法相比，在功耗、面積及設(shè)計(jì)復(fù)雜度上均有了較大程度的改善.電路采用TSMC 65nm工藝設(shè)計(jì)，核心面積為0.02mm2，在采樣頻率為100MS/s的情況下，后仿真功耗低達(dá)0.6mW，SFDR為37.89dB，ENOB為4.55bit.

閃爍型模數(shù)轉(zhuǎn)換器； 全數(shù)字模數(shù)轉(zhuǎn)換器； 內(nèi)置參考電壓

隨著半導(dǎo)體工藝節(jié)點(diǎn)的不斷降低，由于短溝道效應(yīng)、漏電流增加等影響，模擬電路在較小尺寸下的工作性能下降明顯，相比較而言，因?yàn)樘幚淼男盘?hào)是離散的“0”和“1”，數(shù)字電路更能充分利用工藝進(jìn)步的優(yōu)勢(shì).此外，由于對(duì)噪聲的不敏感，數(shù)字電路相對(duì)于模擬電路設(shè)計(jì)效率更高.傳統(tǒng)的模數(shù)轉(zhuǎn)換器(Analog-Digital Converter， ADC)主要由模擬電路構(gòu)成，在功耗、面積及設(shè)計(jì)復(fù)雜度上存在頗多問(wèn)題，所以全數(shù)字模數(shù)轉(zhuǎn)換器的研究顯得尤為重要.

全數(shù)字ADC的設(shè)計(jì)難點(diǎn)主要在于比較器.一種思路是利用輸入信號(hào)控制同一個(gè)延時(shí)單元組成的延時(shí)鏈，在延時(shí)與控制信號(hào)呈反比例的假設(shè)條件下，一定時(shí)鐘的觸發(fā)后對(duì)各個(gè)延時(shí)單元輸出的上升沿進(jìn)行計(jì)數(shù)，作為低位數(shù)字信號(hào)的輸出.而高位信號(hào)則采用計(jì)數(shù)器來(lái)完成[1-2].這種方法由于用到位數(shù)較高的計(jì)數(shù)，無(wú)法實(shí)現(xiàn)高速信號(hào)的處理.另一種是利用統(tǒng)計(jì)學(xué)的思路，利用比較器本身參考電壓由于器件不匹配而產(chǎn)生偏差，并且呈高斯分布的規(guī)律.輸入信號(hào)輸入比較器后，由于每個(gè)比較器的參考電壓偏差各異，比較結(jié)果可能為“0”或者“1”.輸入信號(hào)越大，輸出結(jié)果為“1”的可能性越大.如果比較器數(shù)目達(dá)到一定規(guī)模，所有比較結(jié)果相加之和與輸入信號(hào)呈正相關(guān)關(guān)系[3-4].這種方法用到較多的比較器和較為復(fù)雜的逆高斯變換計(jì)算.

本論文基于數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)了一個(gè)全數(shù)字的閃爍型模數(shù)轉(zhuǎn)換器(Flash ADC)，該電路從采樣保持電路到比較器和輸出電路全部采用數(shù)字標(biāo)準(zhǔn)單元搭建而成.其基本比較單元為內(nèi)置差分參考電壓的延時(shí)比較器(Embedded Differential Reference Time Delay Comparator， EDR TDC).每個(gè)EDR TDC由一對(duì)針對(duì)不同特定參考電壓設(shè)計(jì)的電壓延時(shí)轉(zhuǎn)換器(Voltage to Time Converter， VTC)組成，由于參考電壓內(nèi)置于EDR TDC中，故而無(wú)需從外部輸入.采樣保持電路中的開(kāi)關(guān)用數(shù)字庫(kù)中的三態(tài)門代替.這種全數(shù)字的Flash ADC可以明顯改善傳統(tǒng)Flash ADC的面積、功耗以及設(shè)計(jì)復(fù)雜度.

1　工作原理及電路結(jié)構(gòu)

在常見(jiàn)的幾種ADC結(jié)構(gòu)，比如逐次逼近型ADC、流水線型ADC、Flash ADC、Δ-∑ ADC中，F(xiàn)lash ADC的結(jié)構(gòu)最為簡(jiǎn)單，適合進(jìn)行數(shù)字實(shí)現(xiàn).典型的差分Flash ADC結(jié)構(gòu)如圖1所示.圖1的實(shí)現(xiàn)思路是先通過(guò)分壓產(chǎn)生比較所需的各個(gè)參考電壓，每個(gè)參考電壓通過(guò)相應(yīng)的比較器與輸入信號(hào)并行比較得到溫度計(jì)碼輸出結(jié)果.為了保證參考電壓精度，必須增加阻值提高電阻之間的匹配度，由于電阻所占面積與阻值存在正相關(guān)關(guān)系，這樣將會(huì)帶來(lái)較大的面積成本.傳統(tǒng)比較器采用開(kāi)環(huán)運(yùn)放設(shè)計(jì)，為了保證足夠的精度，需要開(kāi)環(huán)比較器有盡可能大的增益，隨之而來(lái)的是管子尺寸的增加，因此帶來(lái)面積和功耗的浪費(fèi).

如果要全部使用數(shù)字電路實(shí)現(xiàn)，參考電壓的產(chǎn)生不能夠再使用電阻來(lái)分壓得到；同時(shí)，傳統(tǒng)開(kāi)環(huán)運(yùn)放比較器也不再適用.如果能夠?qū)⒖茧妷簝?nèi)置于數(shù)字實(shí)現(xiàn)的比較器中，則可以同時(shí)解決這兩個(gè)問(wèn)題.數(shù)字比較器常用的思路是先將模擬信號(hào)通過(guò)VTC轉(zhuǎn)化為延時(shí)信號(hào)，再通過(guò)鎖存器鎖存得到比較結(jié)果.但并沒(méi)有一個(gè)系統(tǒng)的方法將特定參考電壓內(nèi)置于這種比較器中.為了解決這個(gè)問(wèn)題，本設(shè)計(jì)詳細(xì)探究了內(nèi)置參考電壓比較器(EDR TDC)的設(shè)計(jì)方法，下面詳細(xì)闡述EDR TDC的工作原理.

圖2表示兩個(gè)完全相同的VTC組成的比較器的工作原理.圖3顯示VTC的延時(shí)隨輸入電壓增加而減小，Vip，Vin分別控制兩個(gè)VTC，二者共用相同的輸入時(shí)鐘Clock.圖4是全數(shù)字Flash ADC的時(shí)序圖.由圖2可知，可以通過(guò)比較輸出信號(hào)上升沿(或下降沿)的到來(lái)先后得到Vip和Vin的比較結(jié)果.

從另一個(gè)角度來(lái)看，這兩個(gè)VTC實(shí)現(xiàn)了(Vip-Vin)和0的比較.假設(shè)Vip和Vin為一對(duì)共模電壓為Vcm的差分信號(hào)，兩個(gè)相同的VTC組成的比較器內(nèi)置了(Vcm，Vcm)這一對(duì)差分參考電壓，也就是說(shuō)，此處的差分參考電壓Vrefp，Vrefn此時(shí)恰好重疊在Vcm處.進(jìn)一步可以得到一個(gè)結(jié)論： 如果兩個(gè)VTC不同，那么相應(yīng)的內(nèi)置等效差分參考電壓Vrefp，Vrefn將會(huì)離開(kāi)Vcm，向相反的方向移動(dòng).具體來(lái)說(shuō)，假設(shè)有分別受Vip和Vin控制的VTC A和VTC B，當(dāng)且僅當(dāng)Vip，Vin分別等于Vrefp，Vrefn時(shí)，兩個(gè)VTC的輸出信號(hào)上升沿同時(shí)到達(dá)，如圖5(a)所示.這樣，假如Vip，Vin改變，兩個(gè)VTC輸出的上升沿將會(huì)分開(kāi).如果Vip大于Vrefp，Vin小于Vrefn，VTC A的延時(shí)將小于VTC B，鎖存可得數(shù)字輸出“1”，如圖5(b)所示；如果Vip小于Vrefp，Vin大于Vrefn，VTC A的延時(shí)將大于VTC B，鎖存可得數(shù)字輸出“0”，如圖5(c)所示.這樣，VTC A和VTC B組成的比較器實(shí)現(xiàn)了(Vip-Vin)和(Vrefp-Vrefn)的比較.以上就是所謂EDR TDC的工作原理.

對(duì)于5 bit的Flash ADC，需要31個(gè)內(nèi)置不同參考電壓的比較器.每個(gè)EDR TDC基于一對(duì)特定參考電壓，根據(jù)圖5(a)原則進(jìn)行設(shè)計(jì).事實(shí)上，只有16個(gè)EDR TDC需要精細(xì)設(shè)計(jì).因?yàn)槭遣罘謱?shí)現(xiàn)，每個(gè)EDR TDC中兩個(gè)VTC交換位置之后，會(huì)產(chǎn)生和原來(lái)相對(duì)應(yīng)的另一對(duì)參考電壓.例如，內(nèi)置參考電壓對(duì)為(Vrefp，Vrefn)的EDR TDC在兩個(gè)VTC交換之后會(huì)變?yōu)?Vrefn，Vrefp).

圖6是本設(shè)計(jì)的基本結(jié)構(gòu).Clock控制信號(hào)的采樣保持電路，在信號(hào)保持期間，Pulse在保持后的差分信號(hào)的控制下，通過(guò)31個(gè)不同的EDR TDC，并在隨后的latch的控制下得到相應(yīng)的溫度計(jì)碼比較結(jié)果，比較結(jié)果最后在OUTPUT的控制下得到同步，并最終轉(zhuǎn)換為二進(jìn)制碼輸出.其中Latch只在RST為高電平時(shí)工作，從而避免在采樣階段發(fā)生無(wú)意義的鎖存，以節(jié)省功耗.

2　電路實(shí)現(xiàn)

2.1采樣保持電路

最基本的采樣開(kāi)關(guān)是由采樣MOS管和保持電容組成，如圖7所示.其中MOS管開(kāi)關(guān)可以等效為阻抗為RON的導(dǎo)通電阻，而漏極寄生電容Cp和后面的電容CH構(gòu)成了一個(gè)低通濾波器.本設(shè)計(jì)的關(guān)鍵是分別尋找可以替代采樣開(kāi)關(guān)和保持電容的數(shù)字單元模塊.

采樣開(kāi)關(guān)是采樣保持電路的關(guān)鍵部分，這里問(wèn)題主要在于如何選取合適的模塊來(lái)行使開(kāi)關(guān)的功能.因?yàn)樵跇?biāo)準(zhǔn)CMOS工藝中，NMOS的P襯底總是與地連接的，而PMOS的N阱則未必在一個(gè)固定電位上，所以模塊中執(zhí)行開(kāi)關(guān)功能的一定是PMOS.為了讓PMOS能夠在不受干擾的情況下獨(dú)立進(jìn)行采樣，最終選定了三態(tài)門作為基本的采樣單元，如圖8所示.

輸入I接高電壓VDD，這樣圖中虛線部分一直為低電平，從而使灰色部分的管子全部關(guān)斷.使能端OE輸入時(shí)鐘，經(jīng)過(guò)反向后加在虛線框中的PMOS管MS的柵極，輸入待采樣信號(hào)Vin從源級(jí)通過(guò)MS在OE的控制下被周期性地采樣.這樣合理地設(shè)置輸入信號(hào)，可以保證晶體管MS在不受干擾的情況下作為采樣開(kāi)關(guān)正常工作，并且輸入輸出信號(hào)均為模塊本身的輸入輸出，無(wú)需額外引出端口.

保持電容用數(shù)字標(biāo)準(zhǔn)單元庫(kù)中的去耦合電容實(shí)現(xiàn).去耦合電容電路結(jié)構(gòu)如圖9(見(jiàn)第414頁(yè))所示，它是由PMOS和NMOS管組成，二者的柵極輸入分別由對(duì)方的漏極提供.本設(shè)計(jì)采用最大尺寸的去耦合電容作為基本的保持單元.通過(guò)仿真估算，單個(gè)去耦合電容的電容約為240fF.為了減小保持過(guò)程中的信號(hào)波動(dòng)，取12個(gè)相同的去耦合電容并聯(lián)作為采樣開(kāi)關(guān)的保持電容.

為了保證足夠的驅(qū)動(dòng)能力，本設(shè)計(jì)選用最大尺寸的三態(tài)門作為采樣管.通過(guò)估算，由單個(gè)三態(tài)門在完全導(dǎo)通時(shí)的平均導(dǎo)通電阻約為1.5kΩ，由于本設(shè)計(jì)是一個(gè)5bit 100MS/s Flash ADC，前端采樣保持電路在最大輸入頻率時(shí)的有效位數(shù)需要達(dá)到為8～9bit，對(duì)3dB帶寬的要求如式(1)，其中fin為輸入頻率，N為ADC位數(shù)：

(1)

由式(1)可知，f3 dB至少為1 200MHz，由于保持電容CH=12×240fF=2.88pF，則對(duì)采樣管電阻RON的要求如下：

(2)

由式子(2)，采樣導(dǎo)通電阻不能大于45Ω.為了滿足這個(gè)要求，需要采用多個(gè)三態(tài)門并聯(lián)組成采樣陣列，以減小導(dǎo)通電阻，進(jìn)一步增加采樣保持電路的帶寬，提高驅(qū)動(dòng)能力.至少需要1500/45=34個(gè)三態(tài)門并聯(lián)才能實(shí)現(xiàn).這里的估算未考慮采樣管輸出處寄生電容以及比較器部分的負(fù)載電容，故而實(shí)際使用的采樣單元個(gè)數(shù)需要比估算略大一些，本設(shè)計(jì)取40個(gè)相同的三態(tài)門進(jìn)行并聯(lián).

2.2比較器

根據(jù)第一部分所述比較器EDR TDC的原理，針對(duì)每一對(duì)差分參考電壓，需要兩個(gè)VTC，滿足輸入控制信號(hào)分別處于參考電壓對(duì)應(yīng)的電平時(shí)，二者延時(shí)恰好相同.根據(jù)以上原則，VTC延時(shí)鏈的延時(shí)需要能夠進(jìn)行較為精確的調(diào)節(jié).這里采用粗調(diào)和微調(diào)相結(jié)合的方法設(shè)計(jì)延時(shí)鏈.

對(duì)于延時(shí)的粗調(diào)，EDR TDC采用一對(duì)由基本延時(shí)單元串聯(lián)而成的延時(shí)鏈，基本延時(shí)單元在延時(shí)鏈中的個(gè)數(shù)可調(diào)，如圖10(a)所示，這種思路也簡(jiǎn)化了設(shè)計(jì)過(guò)程.對(duì)于一對(duì)預(yù)設(shè)的參考電壓(Vrefp，Vrefn)，兩個(gè)參考電壓分別對(duì)應(yīng)一個(gè)延時(shí)鏈.假如Vrefp大于Vrefn，那么一般來(lái)說(shuō)，前者對(duì)應(yīng)的延時(shí)鏈較后者更長(zhǎng).也就是說(shuō)，參考電壓對(duì)中更大的電壓對(duì)應(yīng)的延時(shí)鏈更長(zhǎng).圖10(b)是基本延時(shí)單元的工作原理示意圖，它由一個(gè)與非門和非門串聯(lián)而成，In為輸入信號(hào)，而Clock則為待延時(shí)的時(shí)鐘信號(hào)，In保持在較高電平變化，M2因此始終保持關(guān)斷，主要由M4的導(dǎo)通電流大小控制Pulse的延時(shí)(這里取上升沿)，In電平越高，Pulse延時(shí)越小，反之亦然.反相器是為了保證輸入和輸出時(shí)鐘同相.

為了進(jìn)一步提高EDR TDC的精度，每個(gè)延時(shí)鏈后可以接合適的去耦合電容來(lái)對(duì)延時(shí)進(jìn)行微調(diào).延時(shí)單元采用高閾值電壓庫(kù)是為了增加單元延時(shí)，并加快單元延時(shí)隨輸入控制電壓的變化速度，使延時(shí)鏈延時(shí)差更易被鎖存器識(shí)別.由延時(shí)鏈基本單元的特點(diǎn)可知，輸入信號(hào)不能太小，這里輸入信號(hào)取(900±240)mV，LSB為30mV.輸入差分信號(hào)從(1.125V，0.675V)，(1.11V，0.69V)，…，(0.69V，1.11V)，(0.675V，1.125V)均勻取值，共31組.

3　內(nèi)置參考電壓浮動(dòng)問(wèn)題

EDR TDC組成的比較器的工作受工作環(huán)境的影響.圖11模擬了基本延時(shí)單元在不同corner仿真下輸入控制電壓對(duì)延時(shí)的影響.從圖中可以看出，不管在哪種工作環(huán)境下，輸入控制電壓較小時(shí)，模塊的延時(shí)快速降低，隨著控制電壓的增加，模塊延時(shí)減小的速度減緩.換句話說(shuō)，輸入控制電壓在較小的水平時(shí)，其對(duì)應(yīng)延時(shí)鏈?zhǔn)芄ぷ鳝h(huán)境的影響更加明顯.在溫度和電源電壓較低(即ss corner下)時(shí)，模塊延時(shí)隨控制電壓增加而降低的速度更快.而溫度和電源電壓較高(即ff corner下)時(shí)，這種區(qū)別變得不那么明顯.

為了簡(jiǎn)化分析，圖12以4 bit Flash ADC為例，從理論上表示EDR TDC在不同工作環(huán)境下的實(shí)際參考電壓相對(duì)設(shè)計(jì)參考電壓的偏差規(guī)律.各個(gè)EDR TDC是在標(biāo)準(zhǔn)工作條件下進(jìn)行設(shè)計(jì)，那么在輸入電壓不變的情況下，當(dāng)溫度或電源電壓降低時(shí)(ss corner)，EDR TDC對(duì)應(yīng)參考電壓較小(也相對(duì)更短)的一個(gè)延時(shí)鏈的延時(shí)增加較另一個(gè)延時(shí)鏈更大，故而導(dǎo)致實(shí)際參考電壓較預(yù)設(shè)的發(fā)生偏差，偏差的結(jié)果是各個(gè)EDR TDC的實(shí)際參考電壓向0偏移(0即中間參考電壓，對(duì)應(yīng)Vrefp，Vrefn都為0.9V)，如圖12(a)所示.而對(duì)于溫度或電源電壓增加的情況(ff corner)，同樣是對(duì)應(yīng)參考電壓較低的延時(shí)鏈所受影響更大.也就是說(shuō)，這個(gè)延時(shí)鏈在ff corner下延時(shí)降低的幅度更加明顯，故而直接導(dǎo)致各個(gè)EDR TDC的實(shí)際參考電壓向背離0的方向偏移，如圖12(b)所示.

對(duì)于由于工作環(huán)境發(fā)生變化造成的參考電壓偏離，一個(gè)比較簡(jiǎn)單的校正方法是調(diào)整輸入信號(hào)的共模電壓.因?yàn)檫@種參考電壓偏離的方向是單向的(對(duì)于5 bit Flash ADC來(lái)說(shuō)，由于前后15個(gè)EDR TDC所用模塊是相同的，只不過(guò)輸入控制信號(hào)做了對(duì)調(diào)，所以其對(duì)應(yīng)的參考電壓的偏離是對(duì)稱的，這里所說(shuō)的單向是指對(duì)前面一半的EDR TDC來(lái)說(shuō))，將輸入信號(hào)的共模電壓向相應(yīng)的方向調(diào)整，會(huì)一定程度上降低參考電壓偏差對(duì)轉(zhuǎn)換輸出結(jié)果的影響.例如，在ss corner下，實(shí)際參考電壓的偏離是向零靠攏的(單向來(lái)說(shuō))，如果適當(dāng)降低共模電壓，比較器中的兩個(gè)延時(shí)鏈延時(shí)都明顯增加，但由于較長(zhǎng)延時(shí)鏈包含更多延時(shí)單元，其總的延時(shí)增加相對(duì)更多，所以需要提高較長(zhǎng)延時(shí)鏈的電壓輸入才能抵消這種由于共模電壓降低引起的失調(diào)，對(duì)于參考電壓為正的比較器來(lái)說(shuō)，相當(dāng)于增加了參考電壓，對(duì)于參考電壓為負(fù)的比較器則減小了參考電壓，總的效果是將參考電壓向背離零的方向移動(dòng)，正好補(bǔ)償了由于工作環(huán)境變化引起的參考電壓偏差向零靠攏的偏差.當(dāng)然，同時(shí)需要適當(dāng)降低輸入信號(hào)幅度，以符合滿幅條件.ff corner下則正好相反，即適當(dāng)增加共模電壓，較長(zhǎng)延時(shí)鏈總延時(shí)減小量更小，需要適當(dāng)增加較短延時(shí)鏈的輸入電壓才能達(dá)到新的平衡，效果就是將參考電壓向靠近零的方向移動(dòng)，以校正參考電壓背離“0”產(chǎn)生的誤差.相應(yīng)地，此時(shí)的輸入信號(hào)幅度需要適當(dāng)增加.

4　后仿真結(jié)果

本設(shè)計(jì)采用TSMC 65nm工藝.采樣保持電路的設(shè)計(jì)好壞會(huì)決定比較器輸入信號(hào)的質(zhì)量，對(duì)整個(gè)ADC的運(yùn)行至關(guān)重要.對(duì)采樣保持電路提取寄生參數(shù)進(jìn)行后仿真，圖13是采樣輸出信號(hào)的頻譜圖.在100MS/s采樣頻率下，輸入信號(hào)幅度為240mV時(shí)，采樣保持電路的輸出精度可達(dá)9.3bit.

整個(gè)ADC的有源部分面積為0.02mm2，其版圖如圖14所示.在100MS/s的采樣頻率下，SFDR達(dá)到37.89dB，ENOB為4.55bit.圖15是在100MS/s采樣頻率下對(duì)數(shù)字輸出信號(hào)的傅里葉分析結(jié)果.

(3)

通過(guò)式子(3)，此設(shè)計(jì)的FoM值約為240fJ/conversion-step.與相似的模擬實(shí)現(xiàn)的設(shè)計(jì)[5-6]的比較結(jié)果如表1所示.從表中可以看出，在實(shí)現(xiàn)相似精度的情況下，全數(shù)字Flash ADC的面積和功耗都得到了較大的改善.并且由于是全數(shù)字實(shí)現(xiàn)，如果工藝尺寸更小，可以預(yù)見(jiàn)的是，其性能可能得到更明顯的提升.

表1　本設(shè)計(jì)與相關(guān)參考文獻(xiàn)的結(jié)果比較

5　總　結(jié)

本論文提出了一種全數(shù)字Flash ADC的結(jié)構(gòu)，完全使用65nm工藝的數(shù)字標(biāo)準(zhǔn)單元庫(kù)，從電路層面進(jìn)行驗(yàn)證.最終的5bit Flash ADC在100MS/s采樣頻率下，后仿真的SFDR達(dá)37.89dB，ENOB達(dá)4.55bit，F(xiàn)OM值為240fJ/conversion-step.相對(duì)于傳統(tǒng)模數(shù)混合ADC來(lái)說(shuō)，面積和功耗得到了較大的改善.

不同于傳統(tǒng)Flash ADC先通過(guò)電阻分壓產(chǎn)生參考電壓再進(jìn)行比較的方法，本文提出的全數(shù)字ADC將參考電壓內(nèi)置于比較器中，從而避免了使用無(wú)源器件進(jìn)行參考電壓的產(chǎn)生.內(nèi)置差分參考電壓延時(shí)比較器EDR TDC，由兩個(gè)VTC延時(shí)鏈組成，VTC延時(shí)鏈的設(shè)計(jì)原則是當(dāng)輸入信號(hào)分別為相應(yīng)差分電壓時(shí)，延時(shí)鏈的延時(shí)恰好相等，由于VTC延時(shí)隨輸入電壓?jiǎn)握{(diào)變化的特性，這兩個(gè)延時(shí)鏈可以對(duì)輸入信號(hào)和內(nèi)置的參考電壓進(jìn)行準(zhǔn)確的比較.EDR TDC中延時(shí)鏈的設(shè)計(jì)采用基本延時(shí)單元疊加的方法，并輔以去耦合電容進(jìn)行精細(xì)調(diào)節(jié)，從而在保證精度的情況下，簡(jiǎn)化比較器的設(shè)計(jì).除比較器之外，采樣保持電路也選取了數(shù)字單元庫(kù)中的合適模塊進(jìn)行替代，從而完全實(shí)現(xiàn)全數(shù)字設(shè)計(jì).由于采用內(nèi)置參考電壓的方法，隨著工作環(huán)境的變化，內(nèi)置參考電壓可能產(chǎn)生變化，這種變化是可以預(yù)測(cè)的，可以通過(guò)調(diào)整輸入共模電壓實(shí)現(xiàn)部分校正.

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A 100 MS/s 5 bit Fully Digital Flash ADC with Standard Cells

XUE Xiangyan， ZHOU Xuerong， YE Fan， REN Junyan

(StateKeyLaboratoryofASIC&System，F(xiàn)udanUniversity，Shanghai201203，China)

A fully digital 5bit Flash ADC is presented here. In this design， differential input analog signals are converted to time delays by a pair of voltage to time converters and the two delay signals are eventually latched to corresponding digit. A series of reference voltages are embedded in a series of voltage to time converter pairs and no reference is needed from the outside. The sample and hold circuit is also implemented with only digital cells. By using standard units from the digital library， this flash ADC is improved a lot in power， area and design complexity compared to conventional analog ADC. This chip is implemented in TSMC 65nm CMOS technology with the core area of 0.02mm2. It consumes as low as 0.6mW and achieves an SFDR of 37.89dB， ENOB of 4.55bit under sampling rate of 100MS/s.

flash ADC； fully digital ADC； embedded reference

0427-7104(2016)04-0410-08

2015-12-08

國(guó)家科技重大專項(xiàng)(2012ZX03001020)

薛香艷(1990—)，女，碩士研究生；葉凡，男，副研究員，通訊聯(lián)系人，E-mail： fanye@fudan.edu.cn.

TN 402

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