一種10 bit雙通道流水線SAR ADC設(shè)計*

劉東海，韋忠善，鄧　云（廣西職業(yè)技術(shù)學(xué)院計算機(jī)與電子信息工程系，南寧530226）

一種10 bit雙通道流水線SAR ADC設(shè)計*

劉東海，韋忠善*，鄧云
（廣西職業(yè)技術(shù)學(xué)院計算機(jī)與電子信息工程系，南寧530226）

為了提高模數(shù)轉(zhuǎn)換器的采樣頻率并降低其功耗，提出一種10 bit雙通道流水線逐次逼近型（SAR）模數(shù)轉(zhuǎn)換器（ADC）。提出的ADC包括兩個高速通道，每個通道都采用流水線SAR結(jié)構(gòu)以便低功率和減小面積。考慮到芯片面積、運(yùn)行速度以及電路復(fù)雜性，提出的處于第二階段的SAR ADC由1 bit FLASH ADC和6 bitSAR ADC組成。提出的ADC由45 nm CMOS工藝制作而成，面積為0.16mm2。ADC的微分非線性和積分非線性分別小于0.36最低有效位（LSB）和0.67 LSB。當(dāng)電源為1.1 V時，ADC的最大運(yùn)行頻率為260Msample/s。運(yùn)行頻率為230Msample/s和260Msample/s的ADC的功率消耗分別為13.9mW和17.8mW。

模數(shù)轉(zhuǎn)換器（ADC）；雙通道；流水線；逐次逼近型（SAR）

近來，由于對數(shù)字電視和無線接收機(jī)等視頻信號處理和通信系統(tǒng)的需求迅速增加，采樣率為幾百兆赫的低功率、小面積10 bit模數(shù)轉(zhuǎn)換器（ADC）已經(jīng)成為了十分重要的部件。對于這些高速的ADC，使用了FLASH sub-ADC的流水線結(jié)構(gòu)普遍用于優(yōu)化功率和面積［1-4］。

另一方面，得益于CMOS技術(shù)的發(fā)展，逐次逼近型（SAR）ADC得到了廣泛應(yīng)用，原因在于其功率效率高、面積小。在分辨率為10 bit的情況下，通過使用異步內(nèi)部時鐘、誤差補(bǔ)償、電容器切換等技術(shù)，傳統(tǒng)SAR ADC的運(yùn)行頻率會增加至100MHz［5-6］。然而，由于串行信號處理，傳統(tǒng)SAR ADC仍被限速。高速SAR ADC的采樣周期短，忙閑度為10%～20%，這樣可輕易獲得充分的SAR轉(zhuǎn)換（SC）時間。然而，驅(qū)動SAR ADC的可變增益放大器和模擬濾波器等緩沖器需要寬帶運(yùn)算放大器，這是模擬前端電路上耗電最多的部件，導(dǎo)致整體能耗較高。

為了將SAR ADC的效率和流水線ADC的高速運(yùn)行融合起來，文獻(xiàn)［7-8］介紹了流水線SAR結(jié)構(gòu)。盡管，相較于傳統(tǒng)的流水線ADC，此結(jié)構(gòu)適合于小芯片面積以及低功率消耗，但在運(yùn)行頻率大于等于200MHz的情況下，使用只有一個通道的流水線SAR ADC性能較差。此外，用于高采樣率的時間交錯流水線SAR ADC需要校準(zhǔn)技術(shù)用以消除通道偏移、通道間的增益誤差以及電容器失配［9-10］。

因此，提出一種10 bit雙通道流水線逐次逼近型（SAR）模數(shù)轉(zhuǎn)換器（ADC）。為了獲得高采樣率，采用了雙通道以及FLASH-SAR結(jié)構(gòu)。運(yùn)算放大器共享技術(shù)減少了功率消耗和面積。本文提出的自適應(yīng)時鐘技術(shù)簡化了時鐘產(chǎn)生器，并使用3個緩沖器結(jié)合抗尖峰脈沖電路，將通道失配以及參考干擾降至最低。當(dāng)電源為1.1 V時、運(yùn)行頻率為230Msample/s以及輸入為78 MHz時，ADC的信號-噪聲及失真比（SNDR）為54.6 dB，無雜散動態(tài)范圍為64.0 dB。

1　提出的雙通道流水線SAR ADC結(jié)構(gòu)

圖1是本文提出的10 bit流水線ADC的方框圖。此10 bit流水線ADC包括兩個通道，每個通道都會循序地處理兩個階段的模擬信號。為了優(yōu)化面積以及運(yùn)行頻率，基于異步判定的sub-ADC由4 bit SAR ADC和7 bit FLASH-SAR ADC實(shí)現(xiàn)［11-12］。為了獲得高運(yùn)行頻率，F(xiàn)LASH-SAR結(jié)構(gòu)適合于減少SC循環(huán)。為了進(jìn)一步降低功率和減小面積，兩個通道之間共享一個運(yùn)算放大器。通用的剩余區(qū)塊包括一個誤差校正邏輯（ECL）、3個帶有抗尖峰脈沖技術(shù)的基準(zhǔn)直流緩沖器、一個電流產(chǎn)生器以及一個四相位時鐘產(chǎn)生器。ECL通過第1階段和第2階段之間的1 bit重疊來糾正數(shù)字編碼。為了減少通道失配以及保持所有運(yùn)作模式下的基準(zhǔn)精確度，采用了3個基準(zhǔn)直流緩沖器。兩個基準(zhǔn)直流緩沖器用于第1階段的兩個4 bit SAR ADC以及運(yùn)算放大器，剩余的基準(zhǔn)直流緩沖器用于第2階段的兩個7 bitFLASH-SAR ADC。本文提出的抗尖峰脈沖技術(shù)可以減少由電容器切換產(chǎn)生的參考故障。設(shè)計的電流產(chǎn)生器帶有一個電阻器以及兩個N通道MOSFET（NMOS），適用于小面積，此電流產(chǎn)生器向比較器和運(yùn)算放大器等模擬區(qū)塊提供恒定電流。雙通道FLASH-SAR結(jié)構(gòu)需要四相位時鐘產(chǎn)生器。

圖1　本文提出的雙通道流水線SAR ADC的結(jié)構(gòu)

2　通道運(yùn)行時序

圖2是通道1的詳細(xì)時序圖，通道1以自適應(yīng)時鐘技術(shù)為基礎(chǔ)有效分配內(nèi)部時鐘的周期。通道2的運(yùn)作與通道1的運(yùn)作一樣，一個循環(huán)（1/fS）使時鐘位移以獲得ADC功能。每個階段都在內(nèi)部生成時鐘的輸入采樣（IS）、SC、殘值增益（RA）以及殘值采樣（RS）。

圖2　本文提出的ADC的時序圖（通道1）

第1階段是由IS1、SC1和RA1的三相位進(jìn)行操作，第2階段是由RS2和SC2的二相位進(jìn)行操作。首先，在IS1（N）期間，由第1階段對模擬輸入進(jìn)行采樣檢查，并且在Q2的上升沿開啟4 bit SC。RA1（N）和RS2（N）的內(nèi)部時鐘是為第1個和第2個SCs完全完成之后在Q3內(nèi)自動傳輸高態(tài)而設(shè)計的。由于4 bitSAR ADC上的SC1（N）周期是由結(jié)構(gòu)和電路參數(shù)固定的，放大時間根據(jù)輸入時鐘頻率變化。為了確保RA1（N）和RS2（N）的操作，RA1（N）和RS2（N）的最小周期設(shè)計為Q4，從下一個Q1開始使用第二階段內(nèi)7 bitADC的SC2（N）。

本文提出的ADC的4 bit和7 bit SC的時間分別為3.2 ns和5.6 ns。在時鐘頻率低的情況下，第1階段內(nèi)IS1（N）和SC1（N）的周期總數(shù)比第2階段內(nèi)SC2（N-2）的周期更長，原因在于IS1（N）周期與Q1一樣。然后，RA1（N）周期與Q3和Q4的總數(shù)一樣，原因在于在Q2內(nèi)結(jié)束了SC1（N）和SC2（N-2）的操作。另一方面，在時鐘頻率超過200 MHz的情況下，SC2（N-2）周期比IS1（N）和SC1（N）的總數(shù)更長，原因在于1 bit的平均判定時間約為0.8 ns。因此，RA1（N）周期減少至低于Q3和Q4的總數(shù)。考慮到非重疊時鐘界線，RA1（N）周期約為4.0 ns～4.1 ns。本文提出的結(jié)構(gòu)中ADC運(yùn)行速度的瓶頸在于第2階段。為了解決此問題，本文提出的ADC在第2階段采用了FLASH-SAR結(jié)構(gòu)。FLASH ADC在RA1（N）結(jié)束時判定了1 bit，并且SAR ADC在SC2（N）期間判定了6 bit。因此，本文提出的ADC實(shí)現(xiàn)了高采樣率，采樣率超過200MHz。

3　流水線SAR ADC的實(shí)現(xiàn)

3.1第一階段設(shè)計

圖3是第1階段的方框圖。

圖3　基于4 bit SAR結(jié)構(gòu)的第1階段

第1階段的通道1包括帶有16個裝置電容器的C-陣列1、兩個反饋電容器、一個比較器、一個SAR邏輯、一個SAR控制器、一個自適應(yīng)時鐘產(chǎn)生器、一個解碼電路以及一個共享的運(yùn)算放大器。第1階段的功能分為IS、用于4 bit判定的SC以及RA。通常，流水線 ADC需要采樣保持放大器（SHA）以減少使用FLASH型的sub-ADC與倍增的數(shù)模轉(zhuǎn)換器（MDAC）之間的采樣失配。在本文提出的ADC中，不需要前端SHA，原因在于C-陣列1常用于sub-ADC和MDAC功能。考慮到電容器失配和kT/C噪聲，C-陣列1的裝置電容和總采樣電容分別為100 fF和1.6 pF。與裝置電容器底板連接的基準(zhǔn)開關(guān)由解碼電路控制。此外，運(yùn)算放大器共享技術(shù)應(yīng)用于兩個通道之間以降低功率和減少面積。殘值運(yùn)算放大器使用了兩級結(jié)構(gòu)，兩級結(jié)構(gòu)包括了互補(bǔ)折疊共源共柵運(yùn)算放大器和互補(bǔ)輸入對運(yùn)算放大器，前者實(shí)現(xiàn)高dc增益，后者實(shí)現(xiàn)獲得高跨導(dǎo)以及寬輸出擺幅?；陂_關(guān)電容器型的共模反饋（CMFB）由兩個相反的時鐘相位分開。分開的CMFB具有傳統(tǒng)CMFB一半的電容。

SC的比較器由前置放大器和鎖存器組成。由于分辨率低，可幾乎忽略比較器的熱噪聲。SAR控制器生成了用于SAR ADC迭代操作的異步時鐘。由自適應(yīng)時鐘產(chǎn)生器制成QIS、QSAR和QRA的內(nèi)部時鐘，時鐘產(chǎn)生器帶有四相位時鐘和LSB位—判定信號DA1＜0＞。

3.2第2階段設(shè)計

圖4是包括7 bit FLASH-SAR ADC的第2階段，用于減少SC時間。最高有效位（MSB）由1 bit FLASH ADC確定，并且剩余的LSB由6 bit SAR ADC判定。通常，由于FLASHADC包括2N-1比較器，1 bit FLASH ADC僅需要一個比較器，可以檢測差分輸入的零交叉。因此，不需要任何額外電路。通過使用基于VCM切換方案的分裂電容器結(jié)構(gòu)啟用了SC的C-陣列2，用于減少電容器的數(shù)量［6］。包括分裂電容器在內(nèi)的電容器總數(shù)為16，且裝置電容為55 fF。分裂電容器比裝置電容器大，原因在于TLSB節(jié)點(diǎn)的寄生電容。

圖4　基于7 bit FLASH-SAR結(jié)構(gòu)的第2階段

第2階段的操作總結(jié)如下。在QPRS結(jié)束時，1 bit FLASH ADC的比較器判定了D6的MSB，且將MSB編碼傳遞至6 bit SC中C-陣列2的解碼電路。然后，將電容器C6的底板連接至VREFP3或VREFN3，并且將剩余的電容器C0～C5連接至QSAR上升沿的VCM。SAR ADC的比較器從D5到D0循序判定。因此，7 bit FLASH-SAR ADC的轉(zhuǎn)換時間與傳統(tǒng)6 bit SAR ADC的轉(zhuǎn)換時間一樣。

3.3提出的3個基準(zhǔn)直流緩沖器方案

圖5　帶有抗尖峰脈沖技術(shù)的基準(zhǔn)直流緩沖器

圖5是3個帶有抗尖峰脈沖技術(shù)的基準(zhǔn)直流緩沖器。在本文提出的ADC中，基準(zhǔn)直流緩沖器必須驅(qū)動兩個4 bitSARADC、兩個7 bitFLASH-SARADC以及帶有MDAC功能的共享殘值運(yùn)算放大器。尤其是，帶有7 bit精確度的SAR ADC的基準(zhǔn)電壓固定低于0.8 ns。為了滿足沉降條件，本文提出的ADC采用了脈沖產(chǎn)生器，以及基于MPA、MPB、MNA和MNB抗尖峰脈沖開關(guān)的抗尖峰脈沖技術(shù)。當(dāng)開啟與電容器底板連接的基準(zhǔn)開關(guān)時，基準(zhǔn)電壓瞬間會產(chǎn)生較大峰值，并且下一次固定為要求的電壓水平。為了穩(wěn)定短時間內(nèi)的基準(zhǔn)電壓，傳統(tǒng)的基準(zhǔn)直流緩沖器會散逸流經(jīng)R0的較大靜態(tài)電流。另一方面，帶有抗尖峰脈沖技術(shù)的基準(zhǔn)直流緩沖器可以通過使用了抗尖峰脈沖開關(guān)的動態(tài)電流控制減少靜態(tài)電流［13］。由于DA1～2＜3：0＞和DB1～2＜5：0＞的位判定信號以及數(shù)碼輸出編碼同時由SARADC生成。帶有固定脈沖寬度的PA1＜7：0＞、PB1＜11：0＞、NA1＜7：0＞和NB1＜11：0＞的控制信號僅由脈沖產(chǎn)生器生成。因此，開啟NMOS 和P通道MOSFET（PMOS）開關(guān)以便向VREFP和VREFN提供大量電荷。將抗尖峰脈沖開關(guān)與VDD或GND連接，原因在于基準(zhǔn)電壓的較大峰值出現(xiàn)在共模電壓的方向。每個開關(guān)的大小由脈沖寬度以及與基準(zhǔn)電壓連接的裝置電容器的數(shù)量判定。

盡管抗尖峰脈沖技術(shù)提高了基準(zhǔn)電壓的沉降，但是難以通過使用一個基準(zhǔn)直流緩沖器啟用雙通道流水線SAR ADC。在通道1的RA周期內(nèi)，由通道2 SAR ADC生成的基準(zhǔn)電壓故障干擾了通道1運(yùn)算放大器的輸出，如圖6所示。為了解決基準(zhǔn)電壓的干擾問題，一個方法是每個通道都使用一個基準(zhǔn)直流緩沖器［10］。然而，此方法會造成增益失配，原因在于兩個通道的基準(zhǔn)電壓存在差異。如圖6所示，本文提出的參考方案是通過3個基準(zhǔn)直流緩沖器來減少通道失配和干擾。在兩個4 bitSC期間使用了基準(zhǔn)直流緩沖器1，在第1階段的RA期間內(nèi)使用了基準(zhǔn)直流緩沖器2。最后，在第2階段的兩個7 bit FLASH-SAR轉(zhuǎn)換期間使用了基準(zhǔn)直流緩沖器3。在這種情況下，可以消除通道失配，并且不會出現(xiàn)參考干擾，原因在于基準(zhǔn)直流緩沖器由ADC功能共享并分開。

圖6　提出的ADC的3個基準(zhǔn)直流緩沖器方案

4　實(shí)驗結(jié)果

提出的雙通道流水線SAR ADC由45 nm CMOS工藝制作而成，如圖7所示。本文提出的ADC的模具有效面積為0.16mm2（0.705mm×0.225mm），帶有三個基準(zhǔn)直流緩沖器。為了減少通道失配，將模擬區(qū)塊相鄰放置。

圖7　模具照片

圖8是10 bit精確度情況下的測量微分非線性（DNL）和積分非線性（INL）。DNL和INL分別為+0.23/-0.36 LSB和+0.54/-0.67 LSB。

圖8　測量的DNL和INL

圖9是測量的快速傅里葉變換（FFT）圖以及當(dāng)電源為1.1 V時ADC的動態(tài)特性，顯示了無雜散動態(tài)范圍（SFDR）和SNDR。在輸入頻率為2.4MHz的情況下，SNDR為56.6 dB；在輸入頻率為78MHz的情況下，SNDR保持在54.6 dB以上。在電源電壓測試的結(jié)果中，當(dāng)電源為1.2 V時，本文提出的ADC能夠達(dá)到260Msample/s，如圖10所示。在輸入頻率為78MHz的情況下，SNDR為51.6 dB，并且有效位數(shù)（ENOB）超過8.8 bits。

本文提出的ADC的運(yùn)行速度提升，原因在于SAR ADC中的比較器和邏輯延遲減少。表1總結(jié)了ADC的功率消耗和品質(zhì)因數(shù)（FOM）。當(dāng)電源為1.1 V時，ADC散逸了大約13.9mW。模擬電源為10.6mW，包括來自3個基準(zhǔn)直流緩沖器的6.0mW，并且數(shù)字電源為3.3mW。當(dāng)電源為1.2 V時，ADC散逸了17.8mW，其中包括模擬電源的13.0mW和數(shù)字電源的4.8mW。本文提出的ADC的FOM定義為功率/（2×fin×2ENOB），當(dāng)運(yùn)行頻率為230Msample/s 和260 Msample/s且輸入為78 MHz時，其分別為203 fJ/轉(zhuǎn)換步驟和367 fJ/轉(zhuǎn)換步驟。

圖9　測量的FFT圖以及當(dāng)電源為1.1 V時本文提出的ADC的動態(tài)特性

圖10　測量的FFT圖以及當(dāng)電源為1.2 V時本文提出的ADC的動態(tài)特性

表1　性能總結(jié)以及比較

4　結(jié)論

本文提出一種10 bit雙通道流水線逐次逼近型SAR ADC。為了提高采樣率，使用了自適應(yīng)定時技術(shù)和帶有兩個通道的FLASH-SAR結(jié)構(gòu)。本文提出的參考方案帶有3個基準(zhǔn)直流緩沖器，使用此方案消除了通道失配。實(shí)驗測試的ADC由45 nm CMOS制作而成，面積為0.16mm2，當(dāng)電源為1.1 V且運(yùn)行頻率為230 Msample/s時，提出的ADC散逸了13.9mW。當(dāng)電源為1.2 V時，ADC的運(yùn)行頻率增加至260Msample/s。

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劉東海（1979-），男，廣西興安縣人，研究生，講師，主要從事電子技術(shù)、電氣自動化技術(shù)教學(xué)與研究，liudonghai001@ 126.com；

韋忠善（1972-），男，廣西橫縣人，碩士，副教授，主要從事電子技術(shù)、計算機(jī)仿真技術(shù)教學(xué)與研究；

鄧云（1983-），男，廣西全州縣人，碩士，講師，主要從事應(yīng)用電子技術(shù)專業(yè)研究與教學(xué)。

Design of a DualChannel10 bit Pipelined SAR ADC*

LIU Donghai，WEI Zhongshan*，DENG Yun
（Department of Computerand Electronic Information Engineering，Guangxi Vocationaland TechnicalCollege，Nanning 530226，China）

In order to improve the sampling frequency and reduce the power consumption ofa digital converter，a 10 bitdual channel pipelined successive approximation（SAR）/digital converter（ADC）is proposed.The proposed ADC consists of two high speed channels，each channel is pipelined SAR structure for low power and reduced area.Taking into account the chip area，operating speed and circuit complexity，the proposed second stage ADC SAR consists of 1 FLASH ADC bit and 6 SAR ADC bit.The proposed ADC ismade of 45 CMOS nm process，the area is 0.16mm2.The differential nonlinearity and integral nonlinearity of ADC are less than 0.36minimum effective bits （LSB）and 0.67 LSB.When the power is 1.1 ADC，themaximum operating frequency of Msample/s is 260 V.The operating frequency of230Msample/sand 260 ADC ofMsample/s power consumptionwere 13.9mW and 17.8mW.

analog to digital converter（ADC）；dual channel；pipeline；successive approximation register（SAR）

TN941.1

A

1005-9490（2016）04-0922-07

項目來源：廣西教育廳高?？蒲许椖浚╕B2014486）；廣西職業(yè)技術(shù)學(xué)院科研項目（141205）

2015-08-08修改日期：2015-09-09

EEACC:1265H；1290B10.3969/j.issn.1005-9490.2016.04.033