基于CPCI的信號(hào)采集板卡設(shè)計(jì)*

韓朝輝，孟令軍，文　波（中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，電子測(cè)試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原0005）

基于CPCI的信號(hào)采集板卡設(shè)計(jì)*

韓朝輝1，孟令軍2*，文波3
（中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，電子測(cè)試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原030051）

基于CPCI總線和信號(hào)采集的相關(guān)技術(shù)，提出了一種以FPGA為核心的CPCI信號(hào)采集板卡的設(shè)計(jì)。該板卡主要由電源模塊、時(shí)鐘網(wǎng)絡(luò)、DDRII高速緩存陣列、CPCI通信單元、FMC子卡接口等單元組成。詳細(xì)描述了板卡軟硬件實(shí)現(xiàn)的原理，提出了流水線的設(shè)計(jì)思路，著重介紹了基于乒乓結(jié)構(gòu)的高速DDRII緩存陣列以及CPCI總線的設(shè)計(jì)思路和實(shí)現(xiàn)方式。通過實(shí)驗(yàn)驗(yàn)證，高速DDRII緩存陣列可以達(dá)到400Mbit/s的傳輸速率，PLX9656可工作在66MHz的時(shí)鐘下，并且板卡具有較高的穩(wěn)定性。

CPCI；信號(hào)采集；FPGA；DDRII；PLX9656

隨著航空航天技術(shù)的不斷發(fā)展，人們?cè)诳茖W(xué)研究中對(duì)信號(hào)采集和處理的要求變得越來越嚴(yán)格。尤其在雷達(dá)、飛行器、運(yùn)載火箭等高精度設(shè)備中，由于其對(duì)信號(hào)處理的特點(diǎn)是：數(shù)據(jù)量大、運(yùn)算復(fù)雜，而且穩(wěn)定性要求很高。這就要求必須設(shè)計(jì)一種兼具高速而且穩(wěn)定的信號(hào)采集方案。

CPCI（Compact PCI）是國際工業(yè)計(jì)算機(jī)制造者聯(lián)合會(huì)提出的一種總線接口標(biāo)準(zhǔn)。在電氣特性上，CPCI總線以PCI電氣規(guī)范為基礎(chǔ)，同時(shí)在接口等地方做了重大改進(jìn)。在機(jī)械結(jié)構(gòu)上，CPCI總線結(jié)構(gòu)使用了歐卡連接器和標(biāo)準(zhǔn)3U、6U板卡尺寸。由于其良好的抗震性和通風(fēng)性，而且還可以熱插拔，廣泛運(yùn)用于雷達(dá)、飛行器等空間探測(cè)領(lǐng)域。

1　CPCI信號(hào)采集板卡方案設(shè)計(jì)

目前工控設(shè)備上所使用的CPCI接口板卡一般有3U和6U兩種規(guī)格，按插卡方式又可分為前插板和后插板。而后插板主要用來信號(hào)數(shù)據(jù)的采集。本文討論的核心就是CPCI接口的信號(hào)采集后插板，通過對(duì)PLX9656芯片使用DMA的操作方式，解決了FPGA與PC工控機(jī)之間的高速數(shù)據(jù)傳輸問題。本板卡主要由電源模塊、時(shí)鐘網(wǎng)絡(luò)、DDRII高速緩存陣列、CPCI通信單元、FMC子卡接口等單元組成（為了后續(xù)的擴(kuò)展使用，模塊還設(shè)計(jì)了兩路高速SFP光模塊）。系統(tǒng)原理框圖如圖1所示。

信號(hào)采集板卡系統(tǒng)工作流程：PC工控機(jī)通過CPCI總線發(fā)送操作指令到信號(hào)采集板，板卡上的CPCI接口控制器將上位機(jī)發(fā)送的指令以橋接的方式傳送到FPGA，F(xiàn)PGA接受到指令后，對(duì)FMC接口的子卡進(jìn)行信號(hào)采集（由于采樣的數(shù)據(jù)量大、采樣率高，這里為每個(gè)FPGA設(shè)計(jì)了2簇32 bit的DDRII緩存陣列），兩片F(xiàn)PGA通過虛擬的PCI總線和主控機(jī)進(jìn)行通信（將40對(duì)LVDS信號(hào)線進(jìn)行協(xié)議轉(zhuǎn)換，達(dá)到兩片F(xiàn)PGA可以同時(shí)和CPCI主機(jī)進(jìn)行通信）。并將采集到的信號(hào)通過CPCI總線上傳到工控機(jī)的磁盤存儲(chǔ)陣列上，以便工控機(jī)的后續(xù)處理。

圖1　信號(hào)采集板卡系統(tǒng)框圖

2　板卡硬件電路的設(shè)計(jì)

2.1電源模塊的設(shè)計(jì)

在由FPGA、DDRIISDRAM和PLX9656構(gòu)成的CPCI高速信號(hào)采集板卡中，使用電源的種類較多。主要有：DDRIISDRAM需要0.9V和1.8V直流穩(wěn)壓電源；PLX9656需要3.3V直流穩(wěn)壓電源；主控芯片Virtex-5系列FPGA可兼容多種I/O電壓，內(nèi)核和I/O單獨(dú)供電，內(nèi)核供電電壓為1.0V，F(xiàn)PGA參考電壓為2.5 V。DDRIISDRAM用到I/O板塊的供電電壓為1.8 V，PLX9656用到I/O板塊的供電電壓為3.3V。板卡由工控機(jī)主機(jī)供電，輸入5V的直流電源，這就需要電源模塊對(duì)輸入電源進(jìn)行專門的轉(zhuǎn)換和處理才能使用。

圖2為FPGA內(nèi)核電源模塊的電路原理圖。設(shè)計(jì)使用的電源模塊為TI公司的PTH08T250WAD。該模塊作為高性能的降壓模塊，輸入電壓范圍為4.5 V～14 V，輸出電壓范圍為0.7 V～3.6 V，實(shí)際轉(zhuǎn)換效率可以達(dá)到96%。在實(shí)際的設(shè)計(jì)中，只需要對(duì)Rset偏置電阻進(jìn)行不同的設(shè)置，就可以滿足不同電平標(biāo)準(zhǔn)的電壓輸出。

圖2　Virtex 5 FPGA內(nèi)核電壓模塊設(shè)計(jì)電路圖

2.2時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)和實(shí)現(xiàn)

高速信號(hào)的采集，對(duì)于時(shí)鐘的要求是非常苛刻的，精度一般要求在百萬分之一，這就需要十分精準(zhǔn)的晶體振蕩器或?qū)Ｓ玫臅r(shí)鐘芯片。同時(shí)，由于板卡上集成了兩片F(xiàn)PGA，兩路FMC子卡接口、以及CPCI橋芯片。為了能夠滿足各個(gè)模塊能夠協(xié)調(diào)工作，需要較為合理的對(duì)不同模塊進(jìn)行時(shí)鐘單元的分配。圖3為時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)框圖。

圖3　CPCI采集板卡時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)圖

設(shè)計(jì)中使用兩片SI530B100高精度時(shí)鐘單元分別作為兩片F(xiàn)PGA的參考時(shí)鐘。為了滿足FPGA同CPCI主機(jī)交互通信，需要兩者有相同的參考時(shí)鐘，這里采用了高質(zhì)量的時(shí)鐘扇出芯片DS90LV110T，該芯片最多能將單一的輸入時(shí)鐘扇出成10對(duì)同頻同相的LVDS參考時(shí)鐘，能夠很好的滿足設(shè)計(jì)需求。

2.3DDRII模塊電路的設(shè)計(jì)

設(shè)計(jì)一個(gè)處理數(shù)據(jù)能力強(qiáng)、功能復(fù)雜的系統(tǒng)，就必須大幅提高系統(tǒng)的工作時(shí)鐘頻率。系統(tǒng)工作頻率的提高使得DDRIISDRAM的工作頻率也隨之變高，更高的工作頻率對(duì)DDRIISDRAM的工作穩(wěn)定性提出了更高的要求。DDRIISDRAM比傳統(tǒng)的SDRAM和DDR SDRAM有更短的建立時(shí)間和保持時(shí)間、更準(zhǔn)確的參考電壓，而且需要合適的匹配終端電阻。圖4為兩片DDRII組成的一簇32 bit數(shù)據(jù)位寬的高速緩存單元的原理圖。

圖4　DDRII高速緩存單元電路設(shè)計(jì)原理圖

在DDRII的設(shè)計(jì)中，布局布線尤為關(guān)鍵。根據(jù)DDRII的工作過程進(jìn)行分析可知，數(shù)據(jù)信號(hào)線工作在2倍時(shí)鐘頻率下，布線時(shí)應(yīng)優(yōu)先考慮數(shù)據(jù)信號(hào)線，設(shè)計(jì)中按照以下順序進(jìn)行了布線：數(shù)據(jù)信號(hào)線、地址/命令信號(hào)線、控制信號(hào)布線、時(shí)鐘信號(hào)線、反饋信號(hào)布線。同時(shí)，數(shù)據(jù)信號(hào)DQ、數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)屏蔽信號(hào)DM長度應(yīng)不大于25mil。

3　采集板卡各模塊的實(shí)現(xiàn)過程

3.1PLX9656的DMA方式的設(shè)計(jì)和實(shí)現(xiàn)

PLX9656是PLX公司開發(fā)的一款CPCI的橋接芯片，其總線操作包括PCI總線操作和本地總線操作兩個(gè)部分。在PCI端數(shù)據(jù)總線可設(shè)置為64 bit，本地LOCAL端數(shù)據(jù)總線為32bit，系統(tǒng)工作時(shí)鐘可達(dá)到66MHz。

PLX9656有3種配置模式，分別為M模式（主要用于Motorola公司的MPC850、MPC860接口）、C模式（地址和數(shù)據(jù)總線非復(fù)用使用）、J模式（地址和數(shù)據(jù)總線復(fù)用）。為了更高效的利用FPGA的邏輯資源，方案使用的是J模式配置。通過該模式可以和IBM公司的PowerPC等設(shè)備直接互聯(lián)。

PLX9656的數(shù)據(jù)傳輸分為單周期讀/寫、突發(fā)傳輸和DMA3種模式。由于板卡傳輸?shù)男盘?hào)為高速、大容量數(shù)據(jù)，所以這里選用DMA操作方式。PLX9656集成了兩個(gè)相互獨(dú)立的DMA通道，而且支持硬件EOT/Demend傳輸模式，對(duì)于開發(fā)使用非常合適。

為了方便用戶的應(yīng)用程序的開發(fā)，PLX公司還為開發(fā)者提供了PLX9656芯片相應(yīng)的驅(qū)動(dòng)開發(fā)包：PLX_SDK。其豐富的函數(shù)庫可以使用戶更方便地開發(fā)上位機(jī)界面程序。

板卡在上電工作時(shí)，用DMA方式上傳數(shù)據(jù)的同時(shí)將數(shù)據(jù)存儲(chǔ)到大容量硬盤，實(shí)現(xiàn)高速數(shù)據(jù)流持續(xù)地在采集卡和硬盤之間傳輸。

圖5為PLX9656的在DMA方式下的仿真時(shí)序圖。

DMA方式的操作時(shí)序?yàn)?/p>

（1）PXL9656置高LHOLD，申請(qǐng)局部端總線局部邏輯仲裁允許總線申請(qǐng)。

（2）置高LHOLDA，PLX9656送出地址信號(hào)，同時(shí)ADS變低，LW/R變?yōu)榈碗娖?，BLAST為高電平，數(shù)據(jù)在每個(gè)時(shí)鐘的上升沿進(jìn)行傳輸。

（3）PLX9656中BLAST信號(hào)變低，表示最后一個(gè)數(shù)據(jù)傳輸完成。

（4）LHOLD變?yōu)榈碗娖?，放棄?duì)總線的占用，LHOLDA信號(hào)隨后也變?yōu)榈碗娖?，將總線的使用權(quán)收回。

圖5　PLX9656工作在DMA方式下的仿真時(shí)序圖

3.3DDRIISDRAM乒乓緩存單元設(shè)計(jì)與仿真

乒乓緩存作為流水線設(shè)計(jì)的一種數(shù)據(jù)緩存方法，其實(shí)現(xiàn)原理如圖6所示。

圖6　DDRIISDRAM乒乓緩存結(jié)構(gòu)圖

其具體工作流程如下：數(shù)據(jù)邏輯控制器完成對(duì)整個(gè)緩存數(shù)據(jù)的接收和合理化分配，系統(tǒng)上電后，DDRIISDRAM控制器對(duì)DDRIISDRAM進(jìn)行初始化，初始化完成后DDRIISDRAM處于空閑狀態(tài)，當(dāng)數(shù)據(jù)邏輯控制器接收到數(shù)據(jù)時(shí)，片選 DDRII SDRAM1的同時(shí)發(fā)送寫請(qǐng)求，并將數(shù)據(jù)寫入輸入數(shù)據(jù)FIFO中，等待DDRIISDRAM1寫應(yīng)答，DDRII SDRAM1控制器收到寫應(yīng)答后使能讀寫地址發(fā)生器1，發(fā)送DDRIISDRAM1的寫地址命令，同時(shí)開始計(jì)數(shù)，控制1讀取輸入FIFO中的數(shù)據(jù)，將輸入數(shù)據(jù)寫入到DDRIISDRAM1中，當(dāng)達(dá)到設(shè)定的存儲(chǔ)容量時(shí)給出DDRIISDRAM1滿信號(hào)。數(shù)據(jù)邏輯控制器判斷DDRIISDRAM1滿標(biāo)志有效時(shí)，使能DDRII SDRAM1讀請(qǐng)求，同時(shí)使能DDRIISDRAM2寫請(qǐng)求，DDRIISDRAM1控制器寫地址計(jì)數(shù)器1清零，等待DDRIISDRAM1讀應(yīng)答，收到應(yīng)答后使能讀寫地址發(fā)生器1，讀取DDRIISDRAM1中的數(shù)據(jù)送入到存儲(chǔ)單元進(jìn)行存儲(chǔ)。當(dāng)DDRIISDRAM1讀取完成后等待DDRIISDRAM2寫滿，當(dāng)DDRIISDRAM2寫滿后將接收到的數(shù)據(jù)寫入到DDRIISDRAM1中，同時(shí)讀出DDRIISDRAM2中的數(shù)據(jù)送入到存儲(chǔ)單元中進(jìn)行存儲(chǔ)。從外部看輸入輸出的數(shù)據(jù)是連續(xù)的，能夠避免數(shù)據(jù)丟失，實(shí)現(xiàn)數(shù)據(jù)的無縫緩沖。

圖7為乒乓緩存模塊在modelsim中的仿真結(jié)果。從圖中放大后可以看到寫入數(shù)據(jù)的時(shí)序，先寫入命令到TCFIFO中，然后寫入數(shù)據(jù)。同理，放大后可以看到讀出數(shù)據(jù)的時(shí)序，先寫入命令到TCFIFO中，等命令解析之后RXFIFO就會(huì)接收到讀出的數(shù)據(jù)。

圖7　DDRII_module讀寫時(shí)序仿真圖

4　總結(jié)

本文詳細(xì)介紹了CPCI高速信號(hào)采集板卡的軟硬件組成和各功能模塊的設(shè)計(jì)。首先根據(jù)電路的需要設(shè)計(jì)了供電電源，并給出了電路原理圖。根據(jù)高速信號(hào)對(duì)時(shí)鐘信號(hào)和電源的苛刻要求，采用專用的高精度時(shí)鐘晶體SI530提供時(shí)鐘，并詳細(xì)說明了整個(gè)設(shè)備時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)；緩存單元采用兩片DDRIISDRAM芯片構(gòu)成乒乓緩存，設(shè)計(jì)了乒乓緩存的數(shù)據(jù)流程和操作方法。同時(shí)，文中還通過Verilog硬件描述語言對(duì)FPGA的CPCI總線接口和DDRII緩存單元進(jìn)行了仿真分析。圖8為設(shè)備板卡的實(shí)物圖，通過實(shí)際驗(yàn)證，該板卡能滿足設(shè)備所需要的各項(xiàng)技術(shù)指標(biāo)。

圖8　CPCI信號(hào)采集板卡實(shí)物圖

［1］ PLX Technology.PCI9656BA Data Book［S］.2011.

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韓朝輝（1989-），男，漢族，山西晉城人，中北大學(xué)儀器與電子學(xué)院，碩士研究生，主要研究方向?yàn)殡娐放c系統(tǒng)，hanzhaohui-1@163.com；

孟令軍（1969-），男，通信作者，漢族，山東青島人，中北大學(xué)儀器與電子學(xué)院，碩士生導(dǎo)師，副教授，主要研究方向?yàn)榧蓽y(cè)量系統(tǒng)及儀器、微納儀器及測(cè)試技術(shù)。

Design of Signal Acquisition Board Based on CPCI*

HAN Zhaohui1，MENG Lingjun2*，WEN Bo3
（North Uniυersity of China Key Laboratory of instrumentation Science&Dynamic Measurement；Ministry of Education，National Key Laboratory for Electronic MeasurementTechnology，Taiyuan 030051，China）

Based on the relevant technology of CPCIbus and signalacquisition，a CPCIsignal acquisition board design is proposed with the FPGA as the core.The board is composed of a powermodule，a clock network，a DDRII cache array，a CPCI communication unit，a FMC sub card interface，and so on.This paper gives aminute description of the implementation methods of software and hardware boards，and the design idea of the pipeline is put forward，Ithighlights the structure based on ping-pong of the high-speed DDRIIcache array and the design ideas and implementation of CPCIbus.Through experiments，High speed DDRII cache array can achieve the transmission rate of400Mbit/s，PLX9656 can alsowork under the clock of66MHz，and the board hasa high stability.

cpci；signalacquisition；fpga；ddrii；plx9656

TP23

A

1005-9490（2016）04-0851-05

項(xiàng)目來源：基于工業(yè)CT固體火箭發(fā)動(dòng)機(jī)缺陷定位與分割技術(shù)研究項(xiàng)目（61171177）

2015-08-22修改日期：2015-09-26

EEACC:7220；614010.3969/j.issn.1005-9490.2016.04.020