一種高速數(shù)據(jù)存儲系統(tǒng)的優(yōu)化設(shè)計

尉易慶，吳利兵，任勇峰，2*，賈興中，劉興俊（.中北大學(xué)電子測試技術(shù)國家重點實驗室，太原0005；2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點實驗室，太原0005；.晉中職業(yè)技術(shù)學(xué)院，山西晉中00600）

一種高速數(shù)據(jù)存儲系統(tǒng)的優(yōu)化設(shè)計

尉易慶1，吳利兵3，任勇峰1，2*，賈興中1，劉興俊1
（1.中北大學(xué)電子測試技術(shù)國家重點實驗室，太原030051；2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點實驗室，太原030051；3.晉中職業(yè)技術(shù)學(xué)院，山西晉中030600）

針對記錄器高速存儲的需要，對基于FPGA和NANDFLASH的高速數(shù)據(jù)存儲系統(tǒng)進(jìn)行了優(yōu)化設(shè)計。該設(shè)計通過采用交替雙平面的編程方式，對存儲器的存儲速率進(jìn)行了優(yōu)化，使存儲速率達(dá)到單片F(xiàn)lash最高存儲速率的兩倍，即60Mbit/s；采用雙絞線和電纜延展芯片組，對傳輸質(zhì)量進(jìn)行優(yōu)化；采用邊擦除邊寫入的方式對存儲邏輯進(jìn)行了優(yōu)化。在器件選擇方面，采用LVDS構(gòu)成接口電路，F(xiàn)PGA控制邏輯電路。該優(yōu)化設(shè)計的可行性和可靠性已通過工程實踐驗證。

FPGA；高速存儲；LVDS；邏輯設(shè)計；

高速數(shù)據(jù)采集系統(tǒng)目前在航天工程中已得到廣泛應(yīng)用，尤其在衛(wèi)星工程中的應(yīng)用更為廣泛［1］。怎樣實現(xiàn)數(shù)據(jù)實時、高速可靠的傳輸?shù)酱鎯υO(shè)備中，成為一個關(guān)鍵性問題。

1　總體方案設(shè)計

本系統(tǒng)包括電源模塊、主控模塊和存儲模塊。存儲模塊設(shè)計作為存儲器的核心組成部分，由中心邏輯控制芯片F(xiàn)PGA，接口電路，配置芯片E2PROM，LVDS均衡器、LVDS解碼器、存儲芯片F(xiàn)lash以及 60 MHz晶振等構(gòu)成。FPGA通過對LVDS高速接口以及數(shù)據(jù)的發(fā)送和接收來實現(xiàn)邏輯控制［2］。LVDS數(shù)據(jù)經(jīng)均衡器、解碼器轉(zhuǎn)換后傳送給FPGA，F(xiàn)PGA對其緩存處理后，寫入Flash芯片；通過接口串聯(lián)電阻保護(hù)電路對存儲器數(shù)據(jù)進(jìn)行回收；電源模塊為整個電路提供電源，工作時鐘由60MHz晶振提供。

原理框圖如圖1所示。

圖1　高速存儲系統(tǒng)組成原理框圖

2　高速數(shù)據(jù)存儲系統(tǒng)的優(yōu)化設(shè)計

2.1存儲速率的優(yōu)化

NANDFLASH以其非易失性、低功耗和單片容量大等優(yōu)點被廣泛應(yīng)用于固態(tài)存儲器［3］。但由于其基于頁編程、塊擦出進(jìn)行操作的特點，使其在運行期間其他的相關(guān)操作得不到響應(yīng)，從而大大降低數(shù)據(jù)存儲速度。

圖2是分時加載方式示意圖。在完成平面1的數(shù)據(jù)加載之后，平面2的數(shù)據(jù)加載即開始進(jìn)行，而此時平面1進(jìn)入自動編程時間，與平面2操作互不干擾。平面1、平面2、…平面n依次往下進(jìn)行。在平面1自動編程完成后，再次對平面1進(jìn)行數(shù)據(jù)加載，如此循環(huán)，使得數(shù)據(jù)源源不斷地輸入到芯片之中，極大地提高了數(shù)據(jù)的寫入速度。

圖3為雙平面交替存儲法［4，5］。這種方法是利用流水線操作思想，分步逐個陣列地完成整個存儲，先完成第1組頁寄存器存儲，等待它進(jìn)人頁編程時間之后再進(jìn)行2組、3組、4組的頁寄存器存儲，這樣1組、2組、3組、4組來回交替，就可以高速地完成整個存儲任務(wù)。對圖3各個時間進(jìn)行計算，分析：

第1組加載完成所需頁編程時間約為200μs，此時對 2組～4組加載，加載時間為 Tjiazai=［2（4 kbyte×t+7t）+tDBSY］×3=823.2μs；其中，t=1/30Mbyte/s，tDBSY為1μs等待時間。由此看出，當(dāng)2組～4組完成加載時，第1組已經(jīng)完成編程，可以繼續(xù)加載。1組～4組的加載時間 T=［2（4 kbyte×t+7 t）+tDBSY］×4= 1 097.6μs，單片 NANDFLASH最大存儲速率為4 096×8 byte/1 097.6μs=29.85 Mbyte/s。采用兩片NANDFLASH并行存儲，存儲速度可達(dá)59Mbyte/s。由此可滿足高速數(shù)據(jù)存儲系統(tǒng)設(shè)計要求。時序如圖4所示。

圖2　分時加載方式示意圖

圖3　交替雙平面編程方式示意圖

圖4　交替雙平面編程時序示意圖

2.2存儲邏輯的優(yōu)化

FLASH的數(shù)據(jù)存儲可以是先全部擦除，再進(jìn)行數(shù)據(jù)寫入。如果FLASH的擦除由手工完成，則記錄數(shù)據(jù)量需小于FLASH容量；如果自動擦除，全部擦除耗費時間過長，可能會導(dǎo)致連續(xù)的待存儲數(shù)據(jù)丟失［6］。設(shè)計邊擦除邊寫入的方式可以有效的解決以上問題，擦除一塊，存儲一塊，以此往復(fù)，不僅滿足了數(shù)據(jù)的自動循環(huán)擦寫，也保障了記錄數(shù)據(jù)的完整性。圖5為存儲邏輯流程圖。

圖5　存儲邏輯流程圖

2.3傳輸質(zhì)量的優(yōu)化

在遠(yuǎn)距離傳輸高速數(shù)據(jù)時，高速信號在傳輸介質(zhì)中的衰減是存儲數(shù)據(jù)產(chǎn)生誤碼的原因之一［7，8］。因此在高速數(shù)據(jù)進(jìn)行較遠(yuǎn)距離傳輸時，為保證其傳輸質(zhì)量，通常采用信號調(diào)理技術(shù)來針對特定數(shù)據(jù)速率和傳輸介質(zhì)，LVDS傳輸時通常采用均衡加重技術(shù)。對此，可以在信號發(fā)送端采用信號驅(qū)動器，接收端采用信號均衡器，以實現(xiàn)信號的長距離穩(wěn)定傳輸。

DS15BA101和DS15EA101電纜延展器芯片組可以通過雙絞線及同軸電纜驅(qū)動來自FPGA芯片的串行數(shù)據(jù)流。DS15BA101是一種高速差分緩沖器，可以用于電纜驅(qū)動，信號緩沖和轉(zhuǎn)發(fā)等功能；DS15EA101是一種自適應(yīng)均衡器，可以優(yōu)化在同軸、雙絞線電纜中傳輸?shù)木鈹?shù)據(jù)，速度可達(dá)150 Mbit/s至1.5Gbit/s。發(fā)送器或電纜終端驅(qū)動器的信號幅值（發(fā)射幅值）決定了自動均衡電路DS15EA101的性能，100Ω差分電纜（雙絞線電纜）的最佳發(fā)射幅值是±400mV（800 Vp-p），50Ω的同軸電纜的最佳發(fā)射幅值也是800mV［9］。DS15EA101的能量檢測電路能夠?qū)斎氲男盘柲芰窟M(jìn)行量化，并將其反饋給自動均衡控制電路。自動均衡控制電路對原始信號和反饋信號進(jìn)行比較，并根據(jù)比較結(jié)果來控制均衡濾波器，使信號的高頻分量獲得增益。

圖6是利用雙絞線和電纜延展芯片組進(jìn)行高速數(shù)據(jù)傳輸原理圖。圖7為同軸電纜傳輸原理圖。

圖6　雙絞線延長傳輸原理圖

圖7　同軸電纜傳輸原理圖

3　試驗結(jié)果

對高速數(shù)據(jù)存儲系統(tǒng)設(shè)計進(jìn)行改進(jìn)后，將本系統(tǒng)連接到某高速圖像采集系統(tǒng)后，進(jìn)行數(shù)據(jù)的接收和存儲。在數(shù)據(jù)回收后，由上位機(jī)軟件進(jìn)行分析處理，根據(jù)數(shù)據(jù)的完整程度來驗證存儲系統(tǒng)的功能和可靠性。經(jīng)過幾十次測試，測試數(shù)據(jù)量達(dá)300Gbyte，接收的數(shù)據(jù)均完整無誤。存儲單元回讀數(shù)據(jù)符合設(shè)計，并且數(shù)據(jù)在傳輸、存儲過程中未出現(xiàn)誤碼等現(xiàn)象，并實現(xiàn)了60Mbyte/s的存儲速度。證明設(shè)計方案能夠?qū)崿F(xiàn)采集數(shù)據(jù)的準(zhǔn)確、完整存儲及可靠回收。

4　總結(jié)

本次設(shè)計的存儲系統(tǒng)采用交替雙平面編程和分時加載的方式，極大地存儲速率；利用均衡加重來提高信號的傳輸質(zhì)量，保證了數(shù)據(jù)存儲的準(zhǔn)確性和完整性，在數(shù)據(jù)高速存儲方面具有良好的應(yīng)用前景。

［1］ 車艷霞，任勇峰，劉東海.一種小體積高速數(shù)據(jù)記錄器的設(shè)計與實現(xiàn)［J］.自動化與儀表，2011，26（11）：9-11.

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尉易慶（1989-），男，漢族，山西運城人，中北大學(xué)，碩士研究生，研究方向為電路與系統(tǒng)，weiyiqing@yeah.net；

吳利兵（1969-），男，漢族，山西太古人，晉中職業(yè)技術(shù)學(xué)院，高級工程師，現(xiàn)從事工業(yè)機(jī)器人、PLC控制系統(tǒng)等領(lǐng)域的研究；

任勇峰（1968-），男，漢族，山西中陽人，博士，教授，現(xiàn)從事動態(tài)測試、高速數(shù)據(jù)采集等領(lǐng)域的研究；

賈興中（1984-），男，漢族，山西太原人，碩士，工程師，研究方向為微電路系統(tǒng)、電路系統(tǒng)檢測與診斷技術(shù)；

劉興?。?989-），男，漢族，山西太原人，中北大學(xué)，碩士研究生，研究方向為電路與系統(tǒng)。

Optim ized Design of a High-Speed Storage System

WEI Yiqing1，WU Libing3，REN Yongfeng1，2*，JIAXingzhong1，LIU Xingjun1
（1.National Key Laboratory for Electronic Measurement Technology，North Uniυersity ofChina，Taiyuan 030051，China；2.Dynamic Testing Laboratory Instrument Scienceand the Ministry of Education，North Uniυersity of China，Taiyuan 030051，China；3.Jin Zhong Vocational&Technical College，Jinzhong Shanxi 030600，China）

For the requirement of data recorder with high-speed storing，it provides an optimizational design to the high-speed system based on FPGA and NANDFLASH.By using the interleaving two-plane program mode to improve its storage speed，the storage rate of the recording device reaches the highestspeed of single Flash，namely 60Mbit/s.By using twisted-pair cables and chipsetwith extended cables，the transmission quality of the system is improved.And that the logical system for storing is optimized is obtained by using erasing and writing pattern at the same time.The logical circuit is controlled by FPGA using LVDS to build interface circuit in choosing devices.And the practicability and reliability of the projecthasbeen tested and confirmed by the engineering practices.

FPGA；high-speed storage；LVDS；logic design

TP301.6

A

1005-9490（2016）04-0816-04

2015-08-11修改日期：2015-10-06

EEACC:7210G10.3969/j.issn.1005-9490.2016.04.013