一種高速LVDS接收電路的設(shè)計(jì)

胡慶成，賀凌煒，周曉彬（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214035）

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一種高速LVDS接收電路的設(shè)計(jì)

胡慶成，賀凌煒，周曉彬
（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214035）

提出了一種內(nèi)置失效保護(hù)功能的高速低壓差分信號(hào)（Low Voltage Differential Signaling，LVDS）接收電路。該電路不僅解決了傳統(tǒng)電路結(jié)構(gòu)在電源電壓3 V或更低時(shí)不能滿足LVDS標(biāo)準(zhǔn)規(guī)定的輸入共模電壓范圍內(nèi)（0.05～2.35 V）穩(wěn)定工作的問題，而且還可以直接作為LVDS接口電路的輸入級(jí)使用，節(jié)省了外接保護(hù)電路?；赟MIC 0.18 μm CMOS工藝模型庫，用spectre進(jìn)行仿真，在輸入共模電壓范圍內(nèi)工作穩(wěn)定，傳輸速率達(dá)到1 Gbps。

LVDS；接收電路；失效保護(hù)；共模電壓

1　引言

LVDS是一種低擺幅的差分信號(hào)，具有傳輸速度快、低功耗以及低噪聲等優(yōu)點(diǎn)，是一種通用的接口標(biāo)準(zhǔn)。它廣泛應(yīng)用于體積小、功耗低的便攜式設(shè)備和高速通訊設(shè)備中［1］。圖1是典型的點(diǎn)到點(diǎn)LVDS系統(tǒng)。

它由驅(qū)動(dòng)電路（driver）、連接線（interconnect）、接收電路（receiver）和端接阻抗（100 Ω）組成。data信號(hào)通過驅(qū)動(dòng)電路生成LVDS差分信號(hào)VO+和VO-，然后經(jīng)過連接線傳輸，最后在端接阻抗兩端形成接收電路的輸入信號(hào)VI+和VI-。接收電路會(huì)根據(jù)VI+和VI-的大小判別出所傳輸數(shù)據(jù)是“0”還是“1”，并將其轉(zhuǎn)換成相應(yīng)的內(nèi)部邏輯電平。

由于驅(qū)動(dòng)電路和接收電路的參考地存在電勢差，為了保證信號(hào)傳輸?shù)目煽啃?，LVDS標(biāo)準(zhǔn)［2］規(guī)定，接收電路必須在0.05～2.35 V的輸入共模電壓范圍內(nèi)穩(wěn)定工作。但是，當(dāng)電源電壓降低至3 V或更低時(shí)，傳統(tǒng)的LVDS接收電路結(jié)構(gòu)就很難滿足這個(gè)指標(biāo)。而且，LVDS接口電路是可以并聯(lián)使用的，既可以同時(shí)工作，也可以部分工作。當(dāng)部分工作時(shí)，未使用的接收電路就沒有輸入信號(hào)。為了避免非正常工作，就需要用到失效保護(hù)電路。通常都是采用外接的方法來實(shí)現(xiàn)，不僅增加了外圍電路的復(fù)雜性和成本，還會(huì)對(duì)正常工作時(shí)的輸入信號(hào)產(chǎn)生影響。本文設(shè)計(jì)了一種互補(bǔ)并行結(jié)構(gòu)的高速LVDS接收電路，且內(nèi)置了失效保護(hù)功能，可以保證在標(biāo)準(zhǔn)規(guī)定的輸入共模電壓范圍內(nèi)正常工作，還可以節(jié)省外部元器件，降低成本，提高電路可靠性。

圖1　典型的點(diǎn)到點(diǎn)LVDS系統(tǒng)

2　接收電路設(shè)計(jì)

圖2　典型的LVDS接收電路

圖2是典型的LVDS接收電路結(jié)構(gòu)［3］。M1～M6組成施密特型差分放大器，檢測到差分輸入信號(hào)VI+和VI-后，經(jīng)二級(jí)放大，由M7～M8構(gòu)成的反相器輸出CMOS電平。當(dāng)差分信號(hào)的輸入共模電壓保持在一個(gè)合適的范圍內(nèi)，接收電路就可以穩(wěn)定地輸出結(jié)果。但是，要達(dá)到LVDS標(biāo)準(zhǔn)要求的0.05～2.35 V輸入共模電壓范圍，就存在一些問題。

電源電壓降低到3 V或更低時(shí)，如果沒有采用低閾值的器件，在輸入共模電壓低于0.1 V時(shí)，M1和M2就會(huì)進(jìn)入線性區(qū)工作，導(dǎo)致放大器的增益下降，那么第一級(jí)放大器的輸出就沒有足夠的能力來驅(qū)動(dòng)第二級(jí)反相器，VOUT輸出幅度就會(huì)降低甚至出錯(cuò)。另外，增益的下降還會(huì)加大放大器的傳輸延遲，降低傳輸速率。

圖3是本文設(shè)計(jì)的接收電路結(jié)構(gòu)，可以在不用低閾值器件的基礎(chǔ)上仍然滿足LVDS標(biāo)準(zhǔn)規(guī)定的輸入共模電壓范圍。

接收電路的第一級(jí)由兩個(gè)互補(bǔ)并行的CMOS差分放大器構(gòu)成。M1～M4組成PMOS差分對(duì)，M5～M8組成NMOS差分對(duì)，M9和M10分別為差分放大器提供直流工作點(diǎn)。無論哪個(gè)差分對(duì)由于輸入共模電壓的變化而偏離正常的工作區(qū)域，其互補(bǔ)的差分對(duì)仍然可以穩(wěn)定工作，因此電路就可以拓寬輸入共模電壓的范圍。在PMOS差分對(duì)中，PMOS管M1和M2組成差分輸入管，NMOS管M3和M4以二極管連接的方式作為負(fù)載。在直流工作點(diǎn)不變的情況下，放大器的增益和帶寬只與輸入管及負(fù)載管的寬長比有關(guān)［4］。同理NMOS差分對(duì)的增益和帶寬也只與M5～M8的寬長比有關(guān)。

接收電路的第二級(jí)采用鏡像電流源結(jié)構(gòu)，由M11～M20組成。M13～M16實(shí)現(xiàn)PMOS電流源向NMOS電流源的轉(zhuǎn)換。M11、M12、M17和M18分別鏡像M4、M3、M8和M7的電流，并選取合適的增益進(jìn)行電流放大。M19和M20組成鏡像電流源負(fù)載，并實(shí)現(xiàn)雙端變單端的輸出轉(zhuǎn)換。M21～M24為兩個(gè)反相器，構(gòu)成緩沖級(jí)，輸出CMOS電平。

圖3　本文設(shè)計(jì)的LVDS接收電路結(jié)構(gòu)

3　內(nèi)置失效保護(hù)功能

如圖2所示的接收電路，當(dāng)差分輸入沒有信號(hào)的情況下，整個(gè)電路的工作就很不穩(wěn)定。如果要作為LVDS接口電路的輸入級(jí)使用，就必須外接保護(hù)電路。而在本設(shè)計(jì)中，如圖3所示，采用增加上拉電阻R0和R1以及增大M20寬長比的簡單方法，就可以使VOUT在無信號(hào)輸入的情況下輸出恒定的高電平，實(shí)現(xiàn)保護(hù)功能。下面簡要說明一下工作原理。

當(dāng)接收電路輸入端口VI+和VI-處于開路、短路或端接阻抗（100 Ω）三種故障狀態(tài)時(shí)，由于上拉電阻的作用，兩端口的電壓值都等同于VDD，即差分放大器的輸入共模電壓為VDD，此時(shí)流過M19和M20的電流是一樣的。但是，由于增大了M20的寬長比，增強(qiáng)了導(dǎo)通能力，其相應(yīng)的VDS電壓降減小，抬升了節(jié)點(diǎn)VX的電壓值，就可以使輸出VOUT保持高電平。圖4是輸入端口在開路、短路和端接阻抗三種情況下的仿真波形。

圖4　三種故障模式下的失效保護(hù)功能仿真波形

4　仿真結(jié)果與分析

采用SMIC 0.18 μm CMOS工藝模型庫進(jìn)行spectre仿真?？紤]到ESD保護(hù)結(jié)構(gòu)以及封裝對(duì)電路的影響，在仿真中加入了寄生參數(shù)。圖5為電路仿真模型圖，ESD寄生電容選為2 pF，封裝的寄生參數(shù)選為2 nH和5 pF［5］。

圖5　電路仿真模型圖

圖6為電路仿真波形。差分信號(hào)的輸入頻率為500 MHz，差模電壓為±100 mV；輸入共模電壓選取了三個(gè)典型值，分別為0.05 V、1.20 V和2.35 V。結(jié)果顯示，電路可以穩(wěn)定工作在1 Gbps的傳輸速率下。

圖6　電路仿真波形圖

5　結(jié)束語

本文設(shè)計(jì)了一種內(nèi)置失效保護(hù)功能的高速LVDS接收電路，其中互補(bǔ)并行的差分輸入結(jié)構(gòu)展寬了共模電壓輸入范圍，達(dá)到LVDS標(biāo)準(zhǔn)規(guī)定的要求；而且還可以節(jié)省外接的保護(hù)電路，降低成本、提高可靠性。在SMIC 0.18 μm CMOS工藝模型上，電路傳輸速率可達(dá)1 Gbps，可直接應(yīng)用于高速傳輸?shù)慕邮针娐分小?/p>

［1］蔡敏，王謐.LVDS接收器的失效保護(hù)電路設(shè)計(jì)［J］.半導(dǎo)體技術(shù)，2005，30（4）：61-64.

［2］TIA/EIA-644-A.Electrical Characteristics of Low Voltage Differential Signaling（LVDS）Interface Circuits［S］.2001.

［3］Andrea Boni.LVDS I/O interface for Gb/s-per-pin operation in 0.35 μm CMOS［J］.IEEE Journal of Solid-State Circuits，2001，36（4）.

［4］［美］畢查德·拉扎維.模擬CMOS集成電路設(shè)計(jì)［M］.西安：西安交通大學(xué)出版社，2003.

［5］丁艷玲.一款低功耗的高速CMOS LVDS信號(hào)接收器［J］.電子技術(shù)應(yīng)用，2015，41（3）：55-57.

Design of a High-Speed LVDS Receiver

HU Qingcheng，HE Lingwei，ZHOU Xiaobin
（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

The paper proposes a high-speed LVDS receiverembedded with failure-safe function，which ensures stable operation at 3 V or lower power supply when input common-mode voltage requirement（0.05 V to 2.35 V）may not be met and eliminates the protective circuit.During the Spectre simulation based on the model library of SMIC 0.18 μm CMOS technology，the circuit works stably in input common-mode voltage range and achieves a transmission rate up to 1 Gbps.

LVDS；receiver；fail-safe；common mode voltage

TN402

A

1681-1070（2016）07-0026-03

2016-3-25

胡慶成（1976—），男，江蘇無錫人，本科，工程師，主要從事集成電路設(shè)計(jì)工作；

賀凌煒（1991—），男，江蘇無錫人，本科，助理工程師，主要從事模擬集成電路設(shè)計(jì)工作。