多芯片陶瓷封裝的結(jié)-殼熱阻分析方法

高　輝，仝良玉，蔣長順（無錫中微高科電子有限公司，江蘇無錫214035）

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多芯片陶瓷封裝的結(jié)-殼熱阻分析方法

高輝，仝良玉，蔣長順
（無錫中微高科電子有限公司，江蘇無錫214035）

隨著半導(dǎo)體行業(yè)對系統(tǒng)高集成度、小尺寸、低成本等方面的要求，系統(tǒng)級封裝（SiP）受到了越來越多的關(guān)注。由于多芯片的存在，SiP的散熱問題更為關(guān)鍵，單一的熱阻值不足以完整表征多芯片封裝的散熱特性。介紹了多芯片陶瓷封裝的結(jié)-殼熱阻分析方法，通過熱阻矩陣來描述多芯片封裝的散熱特性。采用不同尺寸的專用熱測試芯片制作多芯片封裝樣品，并分別采用有限元仿真和瞬態(tài)熱阻測試方法分析此款樣品的散熱特性，最終獲得封裝的熱阻矩陣。

多芯片封裝；陶瓷封裝；熱阻；熱仿真；熱阻測試

1　前言

系統(tǒng)級封裝（SiP）通常指將一個功能性的系統(tǒng)或子系統(tǒng)組裝到單一的封裝內(nèi)。為了實現(xiàn)系統(tǒng)性的功能，SiP包含兩顆以上具有不同功能的芯片，可能還有無源器件、MEMS等，芯片可能有2D排布或三維堆疊的形式。SiP滿足了半導(dǎo)體行業(yè)對系統(tǒng)高集成度、小尺寸、低成本等方面的要求，因此受到了越來越多的關(guān)注。隨著系統(tǒng)集成度的提高，封裝體內(nèi)熱流密度增大，SiP的熱管理和熱分析變得更為關(guān)鍵。

陶瓷封裝由于其氣密性的特點，多被用在航空航天等軍事領(lǐng)域。對于單芯片封裝，封裝器件的結(jié)-殼熱阻可以根據(jù)相關(guān)的標準進行測試，如GJB548B-2005（方法 1012熱性能）、GB/T14862-93或 JEDEC JESD51-14等［1］。由于SiP產(chǎn)品中存在多顆芯片，采用單一的熱阻值很難準確描述內(nèi)部多芯片的散熱情況及芯片之間的耦合加熱情況。

圖1　陶瓷系統(tǒng)級封裝（SiP）結(jié)構(gòu)示意圖

本文介紹了多芯片陶瓷封裝的熱阻分析方法，并采用不同尺寸的專用熱阻測試芯片制作2D多芯片陶瓷封裝樣品，分別采用有限元方法和瞬態(tài)電測試法對封裝電路進行熱阻分析。

2　多芯片封裝熱阻分析與測試方法

2.1多芯片封裝熱阻分析方法介紹

封裝的散熱特性一般用熱阻的概念來衡量，對于單芯片封裝，熱阻的定義如式（1）所示。

其中，Rjx表示芯片到某一參考位置的熱阻，Tj為芯片結(jié)溫，Tx為參考點的溫度，Pd為芯片的功耗。對于陶瓷封裝，常用的為熱阻結(jié)-殼熱阻（Rjc），表示芯片到封裝外殼的散熱性能。Rjc體現(xiàn)封裝自身的散熱能力，后期的板級、系統(tǒng)級熱分析可以用此參數(shù)簡化分析模型。

圖2　2D多芯片封裝熱阻示意圖

系統(tǒng)級封裝（SiP）的芯片排布可以采用3D堆疊或2D平鋪的方式，由于芯片之間存在相互加熱現(xiàn)象，采用單一的熱阻值不能有效描述封裝的散熱特性。多顆芯片同時發(fā)熱的情況下，芯片的結(jié)溫可以采用疊加原理來分析，即芯片溫升等于自身加熱功率造成的溫升與其他芯片對其加熱造成溫升的疊加效果。

對于一個包含N顆芯片的封裝，可以采用N×N階的熱阻矩陣來描述封裝的散熱特性［4～5］。如圖2所示的SiP器件包含兩顆芯片，則最終獲得的熱阻矩陣結(jié)構(gòu)如式（2），其中Rii為每顆芯片的自熱阻，表示每顆芯片到封裝外殼的散熱特性；Rij為耦合熱阻，表示第i顆芯片對第j顆芯片的耦合加熱效果。

Rii可以按照單芯片封裝的熱阻分析方法進行確定，本文采用瞬態(tài)熱阻分析法進行自熱阻的測試，下文將進行介紹。

對于耦合熱阻Rij，主要用來表示芯片間的相互加熱作用。本文采用的計算方法如下：

其中，ΔPi為第i顆芯片的功耗變化值，Ti和Tj分別為第i和第j顆芯片的結(jié)溫。

2.2瞬態(tài)熱阻測試方法

熱阻測試中必須先測得芯片結(jié)溫，目前業(yè)界多采用電學(xué)測試法測試芯片結(jié)溫，具體可參照JEDEC JESD51-1電學(xué)法測試標準。根據(jù)GJB548B（方法1012熱性能）進行陶瓷封裝結(jié)-殼熱阻測試時，除了芯片結(jié)溫，還需要采用熱電偶進行封裝外殼溫度（Tc）的測量。Tc的測試點一般在芯片的正下方，通常為外殼的最高溫度點；但對多芯片封裝來說，由于封裝體內(nèi)包含多顆芯片，最高殼溫位置很難確定。

瞬態(tài)熱阻測試法主要是根據(jù)對一個垂直于發(fā)熱面的一維傳熱路徑，當(dāng)施加/斷開加熱功率后，發(fā)熱面溫度的變化與時間的平方根呈線性關(guān)系。根據(jù)JEDEC JESD51-14瞬態(tài)雙界面熱阻測試方法，將待測器件貼于冷板上，改變器件與冷板界面狀態(tài)（一次不添加填充物，另一次添加導(dǎo)熱硅脂或油類物質(zhì)）進行兩次測量，并對兩次測量的溫度響應(yīng)曲線進行處理獲得結(jié)構(gòu)函數(shù)曲線，則兩條曲線分離點之前的熱阻即為待測器件的結(jié)殼熱阻。采用瞬態(tài)法進行熱阻分析時，可以省略對殼溫的測量，更適合于多芯片的熱阻測量。

3　多芯片封裝結(jié)-殼熱阻測試與結(jié)果分析

3.1多芯片封裝器件

圖3所示為一款CSOP24型陶瓷封裝外殼界面圖及其內(nèi)部的芯片分布，封裝體內(nèi)共包含3顆芯片，其中，芯片1和芯片3的面積為1.91 mm×1.91 mm，芯片2的面積為3.82 mm×3.82 mm，芯片的距離如圖中所示，芯片1和芯片3距離約1.0 mm，芯片1和芯片2距離約0.64 mm。為方便對封裝芯片結(jié)溫的測量，3顆芯片均為專用熱阻測試芯片，芯片中心約80%的面積為有效發(fā)熱區(qū)域，溫敏二極管處于芯片中心的位置。

3.2多芯片封裝結(jié)-殼熱阻測試

根據(jù)JEDEC JESD51-14雙界面瞬態(tài)熱阻測試方法對CSOP24進行結(jié)殼熱阻測試。熱阻測試采用T3ster瞬態(tài)熱阻測試儀進行，封裝電路貼在冷板上，冷板通過20℃氟油進行恒溫冷卻。根據(jù)2.2部分瞬態(tài)法熱阻測試方法，分別對每顆芯片單獨施加功率，待芯片溫度穩(wěn)定后，斷開加熱功率，記錄3個芯片的降溫曲線；改變器件與冷板的界面狀態(tài)進行第二次測試，并記錄芯片的降溫曲線。根據(jù)每顆芯片前后兩次的降溫曲線，分別獲得自熱阻和耦合熱阻值。

圖3　多芯片封裝外殼及其內(nèi)部芯片分布

圖4為測試軟件處理后得到的芯片1自熱阻結(jié)構(gòu)曲線，經(jīng)軟件的自動處理計算，確定自熱阻（R11）為11.36℃/W，按照式（3）計算芯片間的耦合熱阻R12為14.1℃/W。同樣的方法獲得其他幾組熱阻數(shù)據(jù)，如表1所示。

圖4　R11和R12熱阻測試結(jié)構(gòu)曲線

表1　芯片溫升及熱阻測試結(jié)果

3.3測試結(jié)果與分析

通過測試獲得的熱阻測試矩陣如式（4）所示。由于每個熱阻測試芯片的溫敏二極管在芯片的中心位置，所獲得的芯片降溫曲線也都是芯片中心點的降溫曲線，因此按照式（3）計算得到的耦合熱阻值比實際值大。

從測試結(jié)果看，芯片1和芯片3大小相同，但由于加熱功率有差異，熱阻值也出現(xiàn)一定的差異。整體的熱阻矩陣并不呈對稱分布，小芯片（芯片1和芯片3）對大芯片（芯片2）的加熱作用要弱于大芯片對小芯片的加熱作用。

4　結(jié)-殼熱阻仿真與分析

4.1仿真模型與參數(shù)

圖5　多芯片封裝實際芯片分布

根據(jù)第三部分的測試結(jié)果，在對芯片2施加功率時，芯片1和芯片3的溫升有差異，為此對芯片的實際分布進行了確認，如圖5所示，芯片1和芯片3相對芯片2的位置有差異，為此根據(jù)芯片實際分布，建立三維仿真模型如圖6所示。

芯片表面80%的區(qū)域設(shè)為有效發(fā)熱面積。由于熱阻測試過程中獲得的所有溫度均為芯片中心溫度，因此仿真中也取芯片中心點的溫度進行分析。

圖6　多芯片封裝三維仿真模型

材料參數(shù)如表2所示，其中芯片（Si）的導(dǎo)熱率對溫度較為敏感，因此采用溫度相關(guān)的導(dǎo)熱系數(shù)。

表2　模型尺寸與材料參數(shù)（T/K）

4.2邊界條件與結(jié)果分析

仿真時，模擬實際的測試環(huán)境，在外殼陶瓷基板底部添加一層導(dǎo)熱硅脂，導(dǎo)熱硅脂遠離基板一側(cè)施加恒溫冷卻條件（20℃）。分別對3個芯片單獨施加功耗，確定各自的自熱阻及耦合熱阻，耦合熱阻按照式（3）計算；所有芯片溫度均取自芯片表面中心點，相關(guān)參數(shù)及仿真結(jié)果如表3所示。為便于比較，按表1芯片實測時的功率給芯片施加加熱功率。

根據(jù)以上分析結(jié)果，確定此款封裝產(chǎn)品的熱阻矩陣如式（5）。

對比式（4）與式（5），測試結(jié)果與仿真結(jié)果的單項熱阻值還存在一定的差異（最大的差別為2.2℃·W-1），但仿真獲得的熱阻值與測試值的差別在可接受范圍內(nèi)（誤差小于20%）。由于結(jié)-殼熱阻的測試結(jié)果與外部散熱條件、功率等都有關(guān)系，仿真條件與測試條件的差異、材料參數(shù)的誤差等都可能造成測試與仿真結(jié)果的不一致。同時，測試得到的熱阻矩陣并非對稱分布，即Rij≠Rji，實際情況下，兩顆芯片的大小不同，相互的加熱效果也不同，仿真與測試結(jié)果是一致的。因此對于多芯片封裝，在封裝設(shè)計階段可以利用仿真方法對封裝的散熱特性進行較為準確的預(yù)估。

表3　熱阻仿真結(jié)果

5　總結(jié)

本文對多芯片陶瓷封裝結(jié)殼熱阻的表征方法進行了介紹分析，并就一款2D多芯片封裝的熱阻進行仿真與測試分析。分析發(fā)現(xiàn)，對于多芯片封裝，芯片間的互加熱效應(yīng)是不可忽略的。對多芯片封裝可采用熱阻矩陣來描述封裝自身的散熱特性，熱阻矩陣包含芯片的自熱阻及各芯片間的耦合熱阻；仿真方法可以對封裝的散熱特性進行較為準確的預(yù)估。多芯片封裝熱阻分析方法對于封裝自身散熱特性評估、后期的整機散熱分析等有著積極的意義。

［1］GJB548B-2005.微電子器件試驗方法和程序［S］.

［2］GB/T 14862-93.半導(dǎo)體集成電路封裝結(jié)-外殼熱阻測試方法［S］.

［3］EIA/JESD51-14.Transient Dual Interface Test Method for the Measurement of the Thermal Resistance Junction to Case of Semiconductor Devices with Heat Flow Trough a Single Path［S］.ELECTRONIC INDUSTRIES ASSOCIATION，1995.

［4］AndrásPoppe，YanZhang，GáborFarkas.Thermal characterization of multi-die packages［C］.2006 Electronics Packaging Technology Conference，2006：1-6.

［5］MartaRencz.Thermal issues in stacked die packages［C］. 21st IEEE SEMI-THERM Symposium.

Studies on Analysis Method of Junction-to-Case Thermal Resistance of Ceramic Multi-chip Packaging

GAO Hui，TONG Liangyu，JIANG Changshun
（Wuxi Zhongwei Hi-tech Electronics Co.，Ltd.Wuxi 214035，China）

The increasing demands for higher system integration scale，smaller size andlower cost has focalized increasing public attention on system in package（SiP）.For SiP multi-chip packaging，heat dissipationis of particular importance.Single thermal resistance cannot fully represent the thermal performance of multi-chip packaging.The paper introduces the analysis method of junction-to-case thermal resistance for ceramic multi-chip packaginganddescribes the thermal characteristics using thermal resistance matrix.The test sample assembled with thermal chips of different sizes is used to obtain thermal resistance matrix usingfinite element method and transient thermal resistance test method.

multi-chip packaging；ceramic packaging；thermal resistance；thermal simulation；thermal resistance test

TN305.94

A

1681-1070（2016）07-0001-04

2016-1-21

高輝（1978—），男，陜西戶縣人，2003年畢業(yè)于長春理工大學(xué)，同年進入中國電子科技集團公司第58研究所，主要從事集成電路封裝設(shè)計及項目管理工作；

仝良玉（1988—），男，江蘇徐州人，2013年南通大學(xué)碩士研究生畢業(yè)，同年進入無錫中微高科電子有限公司，主要從事陶瓷封裝的設(shè)計與仿真工作。