多負(fù)載電源分配網(wǎng)絡(luò)的去耦分析

劉永亮

(西安電子科技大學(xué) 電子工程學(xué)院，陜西 西安 710071)

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多負(fù)載電源分配網(wǎng)絡(luò)的去耦分析

劉永亮

(西安電子科技大學(xué) 電子工程學(xué)院，陜西 西安 710071)

摘要傳統(tǒng)的利用單端口自阻抗指導(dǎo)電源分配網(wǎng)絡(luò)設(shè)計(jì)方法(FDTI)，主要適用于一個(gè)電源/地平面只有一個(gè)負(fù)載芯片的情況，對(duì)現(xiàn)階段多負(fù)載芯片的復(fù)雜電源分配網(wǎng)絡(luò)已不再適用。文中通過(guò)全波仿真軟件SI-wave提取每個(gè)負(fù)載芯片的多輸入疊加阻抗，用以指導(dǎo)多負(fù)載芯片復(fù)雜電源分配網(wǎng)絡(luò)的設(shè)計(jì)。利用矢量擬合算法擬合多輸入疊加阻抗曲線的有理函數(shù)，將該有理函數(shù)導(dǎo)入相關(guān)電容器選擇算法中得到每個(gè)芯片的去耦方案。實(shí)驗(yàn)結(jié)果表明，將選出的去耦電容添加到電源/地平面后，芯片電源端口處的噪聲在容許的5%范圍內(nèi)。

關(guān)鍵詞多負(fù)載電源分配網(wǎng)絡(luò)；多輸入疊加阻抗；矢量擬合

隨著電路板高速高密度的發(fā)展趨勢(shì)，電路板實(shí)現(xiàn)的功能越來(lái)越多，且電路板上的元器件數(shù)量越來(lái)越多，不可避免地出現(xiàn)多個(gè)芯片負(fù)載共用同一個(gè)電源/地平面的情況。各個(gè)芯片電源端口之間相互影響，電源端口之間感受到的阻抗以及電源噪聲相互疊加。再加之芯片工藝向更小尺寸發(fā)展，芯片電壓逐漸降低、電流密度逐漸增大以及功耗的增加，使得電源噪聲容限進(jìn)一步降低[1]。這些因素造成當(dāng)今高速電源分配網(wǎng)絡(luò)分析與設(shè)計(jì)變得越來(lái)越具有挑戰(zhàn)性。為能給共用同一電源/地平面的高速數(shù)字芯片提供穩(wěn)定的電壓，必須設(shè)計(jì)出針對(duì)多芯片負(fù)載的高性能去耦網(wǎng)絡(luò)。

1多端口電源/地平面仿真分析

對(duì)于未加去耦電容器的電源/地平面，從某一端口流出任何頻率的電流總是會(huì)擴(kuò)散到整個(gè)電源/地平面，然后從另一端口流入。這就意味著，當(dāng)多個(gè)芯片共用同一個(gè)平面/地平面時(shí)，電源/地平面會(huì)始終表現(xiàn)為全局特性，各個(gè)元器件相互影響，芯片電源端口感受到的頻域阻抗曲線會(huì)相互疊加[2]。多輸入疊加阻抗定義為：同一平面的其他芯片同時(shí)工作時(shí)，從某一芯片電源管腳向VRM看過(guò)去的阻抗。而傳統(tǒng)單端口自阻抗定義為：假定其他芯片未工作，從某一芯片電源管腳向VRM看過(guò)去的阻抗。明顯多輸入疊加阻抗包含其他芯片的相互影響，更適合描述當(dāng)代高速電源分配網(wǎng)絡(luò)的特性。

下面通過(guò)仿真更清楚地說(shuō)明多輸入疊加阻抗與單端口自阻抗表示電源分配網(wǎng)絡(luò)的不同。如圖1所示的電源/地平面長(zhǎng)寬分別為60mm和40mm，介質(zhì)厚度為0.2mm，介電常數(shù)為4.4，損耗角正切為0.02，平面導(dǎo)體厚度是0.035mm。位于同一平面的10個(gè)芯片分別用端口P1-P10來(lái)表示。端口所使用的激勵(lì)電流分別設(shè)為1～10A。

圖1　未去耦的平面

端口P1的自阻抗和多輸入疊加阻抗的仿真曲線如圖2所示，在1MHz～1GHz較寬的頻率范圍內(nèi)，多輸入疊加阻抗明顯高于單端口自阻抗。由前面的分析可知，出現(xiàn)這種情況的原因是：在未去耦的電源/地平面各個(gè)芯片之間感受的阻抗相互疊加，多輸入疊加阻抗能準(zhǔn)確捕獲其他芯片造成的影響，而單端口自阻抗只考慮自身激勵(lì)電流的產(chǎn)生的阻抗[3]。

圖2　電源分配網(wǎng)絡(luò)多輸入疊加阻抗

2去耦電容仿真分析

實(shí)際電路板中，所有電源/地平面都需要加電容器進(jìn)行去耦的。在VRM對(duì)開(kāi)關(guān)電流做出反應(yīng)之前，這些去耦電容器為芯片端口提供低阻抗的電流回路[4]。對(duì)于SMT電容器為芯片電源端口提供的電流表現(xiàn)為局部性[5]，即這類電容只為附近的電源端口提供電流，由于這類電容的存在，使得電源分配網(wǎng)絡(luò)在幾十兆赫茲以上的頻率就表現(xiàn)為本地特性。

在圖1所示的平面加入去耦電容后，仿真端口P1處的阻抗曲線如圖3所示，在幾十兆赫茲頻率以下，兩種阻抗差別較大，當(dāng)頻率增大以后，這兩類阻抗曲線逐漸重合在一起，因SMT電容器為其附近的芯片電源端口提供高頻電流，芯片之間幾乎沒(méi)有相互影響，這時(shí)電源分配網(wǎng)絡(luò)表現(xiàn)出本地特性[3]。

通過(guò)以上分析，單個(gè)端口的自阻抗只可表示電源分配網(wǎng)絡(luò)的本地特性，無(wú)法同時(shí)表示電源分配網(wǎng)絡(luò)的全局特性和本地特性，但多輸入疊加阻抗可同時(shí)表示PDN的這兩種特性，以多輸入疊加阻抗指導(dǎo)電源分配網(wǎng)絡(luò)的設(shè)計(jì)比較合理。

圖3　去耦后的多輸入阻抗波形

3矢量擬合算法

矢量擬合算法主要作用是將多輸入疊加阻抗曲線擬合為有理函數(shù)表達(dá)式，從而為后續(xù)電容器選擇算法做準(zhǔn)備。為能方便的進(jìn)行SPICE電路綜合，通過(guò)矢量擬合的有理函數(shù)通常寫(xiě)成如下式所示的高階傳遞函數(shù)[6]

(1)

其中，d與e是直接耦合項(xiàng)；cm和am分別表示第m個(gè)理函數(shù)項(xiàng)的留數(shù)和極點(diǎn)；N為傳遞函數(shù)的階數(shù)。矢量擬合的具體過(guò)程如下所示[7]：

(1)確定初始極點(diǎn)。本文擬合的對(duì)象是PDN的多輸入阻抗曲線，因其存在多阻抗諧振點(diǎn)情況，故選擇共軛復(fù)數(shù)對(duì)作為初始極點(diǎn)，擬合效果更佳[8]。初始的共軛復(fù)數(shù)極點(diǎn)如下

an=-a+jβ,an+1=-a-jβ

(2)

通常，將a=b/100。

(2)確定極點(diǎn)。首先一個(gè)線性N階有理函數(shù)σ(s)來(lái)解決式(3)求解的非線性問(wèn)題

(3)

將H(s)和σ(s)相乘可得

(4)

從式(4)中可看出，σ(s)和σ(s)H(s)極點(diǎn)相同，則可將上式等效為

(5)

這樣便可將式(1)非線性解的問(wèn)題轉(zhuǎn)化為求方程式(5)的線性解，求解的復(fù)雜性大幅降低。式(5)可簡(jiǎn)單寫(xiě)成

Ax=b

(6)

其中，A的行向量與采樣的頻率有關(guān)，x中包含要求的未知參數(shù)，b中包含H(s)的采樣值。

將式(5)展開(kāi)，且?guī)雜=jw

(7)

已知階數(shù)N和初始極點(diǎn)，利用最小二乘法求解式(7)便可得到未知參數(shù)值。將式(5)轉(zhuǎn)換為零-極點(diǎn)形式

(8)

由此便可得出H(s)

(9)

對(duì)比方程(5)和方程(9)，σ(s)的零點(diǎn)用來(lái)代替H(s)的極點(diǎn)。這個(gè)迭代過(guò)程一直持續(xù)到極點(diǎn)收斂為常數(shù)為止;

(3)確定留數(shù)。經(jīng)過(guò)若干次迭代之后，極點(diǎn)通常會(huì)收斂到一個(gè)固定常數(shù)，將得到的最終極點(diǎn)作為初始極點(diǎn)重新代入式(7)中，利用最小二乘法求解出公式中的留數(shù)。

如圖5所示為原始阻抗曲線與擬合出的有理函數(shù)的對(duì)比結(jié)果，矢量擬合出的多輸入阻抗曲線無(wú)論是幅值還是相位都與通過(guò)軟件仿真的曲線匹配完好，這也說(shuō)明了可用擬合出的高階有理函數(shù)來(lái)代替仿真阻抗數(shù)據(jù)進(jìn)行后續(xù)分析

4實(shí)驗(yàn)結(jié)果分析

使用多輸入阻抗設(shè)計(jì)復(fù)雜電源分配網(wǎng)絡(luò)的原理同傳統(tǒng)的目標(biāo)阻抗法相同[8]。多輸入阻抗曲線通過(guò)仿真軟件HFSS提取，為簡(jiǎn)單說(shuō)明，本次仿真使用兩個(gè)芯片，分別用P1和P2表示，端口P1和P2平均激勵(lì)電流分別設(shè)為2 A和1 A。假設(shè)所使用的電源電壓為Vdd=3.3 V，電源軌道允許的波動(dòng)為Vdd×5%，利用式(10)[9]計(jì)算出代表的芯片目標(biāo)阻抗分別為0.083 Ω和0.16 Ω。假設(shè)以代表芯片的P1端口為目標(biāo)進(jìn)行優(yōu)先設(shè)計(jì)

(10)

其中，Iaver為芯片流出的平均電流。

圖4　端口處仿真阻抗曲線與擬合阻抗曲線對(duì)比

利用矢量擬合得到P1端口處的多輸入阻抗曲線的有理函數(shù)并導(dǎo)入到式(11)中[7]，計(jì)算PDN阻抗

(11)

其中，Ymulti_imp表示擬合得到的目標(biāo)端口處多輸入阻抗的導(dǎo)納。利用合適的電容器選擇算法，選出針對(duì)P1端口的去耦方案，如表1所示。

表1　端口P1的電容器選擇結(jié)果

將選出的電容器添加到實(shí)驗(yàn)板后， 然后利用相同的方法得到P2端口的去耦方案，如表2所示。加入去耦電容前后，端口P1和端口P2處的阻抗曲線如圖5所示，由圖可知，兩端口處的阻抗曲線在目標(biāo)阻抗曲線以下。

表2　端口P2電容器選擇結(jié)果

圖5　去耦前后兩端口處的阻抗曲線

頻域分析能較好地解決PDN的頻率響應(yīng)問(wèn)題。但頻域分析法本身是一種穩(wěn)態(tài)分析的過(guò)程，而PDN對(duì)同時(shí)開(kāi)關(guān)電流的響應(yīng)是短時(shí)瞬態(tài)的過(guò)程[10]。因此，通過(guò)頻域分析法設(shè)計(jì)的PDN網(wǎng)絡(luò)必須在時(shí)域中加各種時(shí)域電流進(jìn)行仿真驗(yàn)證后，才能確保PDN網(wǎng)絡(luò)設(shè)計(jì)的正確性與有效性。

ADS的時(shí)域仿真結(jié)果如圖6所示，圖中上下兩條直線為電源波動(dòng)允許最值，端口P1的谷值為3.261 V，峰值為3.458 V，端口P2的谷值為3.221 V，峰值為3.445 V。端口P1和端口P2的噪聲波動(dòng)均在允許的范圍內(nèi)，再次證明了本次設(shè)計(jì)的正確性。

圖6　各端口的時(shí)域仿真結(jié)果

5結(jié)束語(yǔ)

主要討論了高速PDN的分析與設(shè)計(jì)。由PDN的全局特性和本地特性引出了一個(gè)全新的PDN設(shè)計(jì)參考阻抗即多輸入阻抗，該阻抗能正確表示PDN表現(xiàn)出的這兩種特性，能準(zhǔn)確捕獲同一平面中各個(gè)芯片電源端口之間的影響，利用多輸入阻抗設(shè)計(jì)PDN比利用自阻抗更準(zhǔn)確。本文提出的多芯片PDN的設(shè)計(jì)方法，利用仿真軟件提取端口處的多輸入阻抗曲線，通過(guò)矢量擬合得到端口多輸入阻抗的有理函數(shù)，并將這一有理函數(shù)導(dǎo)入電容器選擇算法中計(jì)算出該端口的去耦方案，加入這些去耦電容后，再次提取其他端口的多輸入阻抗曲線，再進(jìn)行去耦電容選擇，直到所有端口的阻抗都在目標(biāo)阻抗以下。最后通過(guò)ADS在時(shí)域中仿真驗(yàn)證本設(shè)計(jì)方法的正確性。

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Decoupling Analysis of Multi-load Power Distribution Networks

LIUYongliang

(SchoolofElectronicEngineering,XidianUniversity,Xi’an710071,China)

AbstractThe traditional design method of power distribution network by using frequency domain target impedance is mainly used for the circumstance that one plane own one chip. But it no longer applies to the today’s complex power distribution networks in which multiple chips share one power plane. This paper utilizes the multiple superimposed impedances extracted from full-wave simulation software SI-wave to guide the design of complex PDN. The rational function of multiple superimposed impedance of every chip is obtained by the fitting algorithm, and then imported into the decoupling capacitor select algorithm to get the decoupling scheme of each chip. The result of experiment shows that the power noise of IC is within the allowable 5% range after adding the decoupling capacitor to the power/ground plane.

Keywordsmulti-load power distributed networks; multi-input superimposed impedance; vector fitting

收稿日期:2015- 11- 11

作者簡(jiǎn)介:劉永亮(1990-),男,碩士研究生。研究方向：信號(hào)完整性等。

doi:10.16180/j.cnki.issn1007-7820.2016.07.036

中圖分類號(hào)TN711

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1007-7820(2016)07-0124-05