基于FPGA的信號源設計

付揚

(北京工商大學 計算機與信息工程學院， 北京　100048)

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基于FPGA的信號源設計

付揚

(北京工商大學 計算機與信息工程學院， 北京100048)

摘要：針對模擬信號源存在精度低、頻率范圍小，以及定制直接數(shù)字頻率合成信號源的控制方式、置頻速率等不滿足系統(tǒng)要求的問題，設計了一種基于FPGA的信號源。該信號源基于直接數(shù)字頻率合成原理，采用FPGA的模塊化設計方法， 實現(xiàn)了頻率、相位、幅值可調的正弦波、方波、三角波等波形輸出。實驗表明，該信號源輸出波形質量好，頻率分辨率高，控制靈活、方便。

關鍵詞：信號源； 現(xiàn)場可編程門陣列； 直接數(shù)字頻率合成

網(wǎng)絡出版地址：http://www.cnki.net/kcms/detail/32.1627.TP.20160705.1502.014.html

0引言

信號源在產品研發(fā)及生產實踐中有廣泛的應用。模擬信號源便于集成，操作簡單，且頻譜純度較高，使用比較廣泛，但精度較低，頻率范圍小，存在高分辨率和快轉換速度之間的矛盾，因此需要研發(fā)高性能的信號源。直接數(shù)字頻率合成(Direct Digital Frequency Synthesis，DDFS，簡稱DDS)是從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術，與傳統(tǒng)的模擬式波形產生法相比，具有頻率轉換速度快、頻率分辨率高、相位噪聲小、頻率穩(wěn)定度高、集成度高、易于調整及控制靈活等優(yōu)點。但目前已有的定制DDS芯片在控制方式、置頻速率等方面常常與信號發(fā)生、通信、雷達等系統(tǒng)的要求差距很大，且不能實現(xiàn)修改。

現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)是在可編程器件基礎上發(fā)展而來的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA具有規(guī)模大、速度快、編程修改方便、應用靈活等優(yōu)勢，同時具有強大的軟件支持，其發(fā)展使設計滿足自行需要的高性能DDS信號源成為可能[1]。

FPGA的設計開發(fā)軟件Quartus II實現(xiàn)了硬件設計的軟件化。其模塊的功能仿真避免了直接硬件設計不合適所帶來的時間和成本浪費，使設計易于開發(fā)、修改靈活快捷。其內嵌入式邏輯分析器SignalTap II是系統(tǒng)級的調試工具，進一步降低了系統(tǒng)的硬件設計難度，滿足FPGA開發(fā)中硬件調試的要求，對最終系統(tǒng)實現(xiàn)的驗證具有實時性和可視性，減少了傳統(tǒng)調試驗證的時間，加快了設計周期。因此，筆者采用FPGA和DDS技術設計了一種信號源，其具有可編程、數(shù)字化、速度快、分辨率高等特點。

1信號源設計原理及方案

1.1設計原理

信號源的設計依據(jù)DDS原理[2]。DDS模型由相位累加器、波形存儲器、D/A轉換器及低通濾波器構成，如圖1所示。

圖1　DDS模型

相位累加器是決定DDS性能的關鍵部分。相位累加器的位數(shù)直接影響輸出信號的頻率調節(jié)范圍、頻率分辨率、相位差的調節(jié)范圍及相位差的分辨率。相位累加器由N位加法器與N位累加寄存器構成。每來1個時鐘脈沖，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，將相加后的結果送到累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字K相加。相位累加器在時鐘作用下，不斷對頻率控制字K進行線性相位累加。由此可看出，相位累加器在每一個脈沖輸入時，將頻率控制字K累加1次，相位累加器輸出的數(shù)據(jù)即合成信號的相位，相位累加器的輸出頻率即DDS輸出的信號頻率[3]。

圖2為4位累加器(N=4)原理。其中A1—A4，B1—B4為4位加法器的輸入，W1—W4為加法器的輸出；4位累加寄存器由4位D觸發(fā)器構成，D1—D4為其輸入，CP為時鐘脈沖，Q1—Q4為其輸出。

對累加寄存器而言，其輸入等于加法器的輸出，即D4D3D2D1=W4W3W2W1。

圖2　4位累加器原理

累加寄存器的輸出為加法器的輸入，即Q4Q3Q2Q1=B4B3B2B1。

設頻率控制字K為A4A3A2A1=0001，且累加器電路輸出初態(tài)為Q4Q3Q2Q1=0000，則在時鐘脈沖的作用下，電路的狀態(tài)轉換如圖3所示。可看出電路共有16個狀態(tài)，相位輸出以16個時鐘脈沖為周期，相位增量M=0001。

圖3　A4A3A2A1=0001時的電路狀態(tài)轉換

電路輸出初態(tài)為Q4Q3Q2Q1=0000時，若頻率控制字K為A4A3A2A1=0010，則電路狀態(tài)轉換如圖4所示?？煽闯鲭娐饭灿?個狀態(tài)，相位輸出以8個時鐘脈沖為周期，相位增量M=0010。

圖4　A4A3A2A1=0010時的電路狀態(tài)轉換

依次類推，可見頻率控制字K既控制了相碼增量值，即DDS模型輸出每個波形的采樣點數(shù)，又控制了輸出信號的頻率。若相位累加器為N位，則有

(1)

(2)

式中：f0為DDS輸出信號頻率；fclk為參考時鐘脈沖頻率。

采樣點數(shù)為2N/M。若fclk一定，則f0越大，采樣點數(shù)越少。最小步進為fclk/2N，頻率達到最小步進值時，采樣點數(shù)最多。設計時根據(jù)所要求的最高頻率和最少采樣點數(shù)可確定fclk，根據(jù)最小步進和fclk可確定N，根據(jù)最高輸出頻率和最小步進可確定M。DDS頻率分辨率為fclk/2N，也可以用累加器位數(shù)N表示，若fclk一定，則N越大，頻率分辨率越高。

用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，即可將存儲在波形存儲器內的波形抽樣值經查找表查出。波形存儲器的輸出送至D/A轉換器，D/A轉換器將數(shù)字量形式的波形幅值轉換為模擬量信號[4]。

1.2設計方案

信號源采用FPGA模塊化設計，由分頻器、相位累加器、波形查詢表、幅度控制器及D/A輸出控制器組成[5]，如圖5所示。分頻器為信號源提供基準時鐘；相位累加器對頻率控制字進行累加，決定輸出信號的頻率和相位，累加結果作為波形查詢表的下一個取樣地址；波形查詢表存儲各種波形數(shù)據(jù)；幅度控制器控制輸出信號的幅度；D/A輸出控制器的輸入即為波形查詢表和幅度控制器的輸出，其輸出信號下載到FPGA芯片CycloneⅡ EP2C35F672C8進行SignalTapⅡ仿真測試。信號源各模塊采用VHDL語言設計，頂層采用圖形法設計。

圖5　信號源組成

2信號源模塊設計及仿真

設計的信號源產生0～160 kHz、頻率最小步進為5 Hz的波形信號。根據(jù)式(1)、式(2)可計算出fclk，N，M。若f0達到160 kHz，采樣點數(shù)為64，則fclk不小于10.24 MHz。為實現(xiàn)5 Hz的頻率最小步進，此時采樣點數(shù)最多，由5=fclk/2N得N=21，即相位累加器為21位，最終輸出信號頻率f0與相位增量M的關系為f0=5M。由于f0最大值為160 kHz，則M≥32 000，而215=32 768，所以選擇相位增量的最低位數(shù)為15位。

根據(jù)設計方案，信號源各模塊采用VHDL硬件描述語言編程設計[6-7]，在QuartusⅡ環(huán)境下進行編譯、仿真和調試后，生成器件模塊。采用圖形法調用各模塊設計信號源系統(tǒng)頂層，包括分頻器、相位累加器、查詢表、幅度控制器、D/A輸出控制器5個模塊。

對相位累加器模塊進行VHDL編程時，設CLK為系統(tǒng)時鐘，STEP為頻率控制字輸入，ACC為中間定義信號，ACC_OUT為模塊輸出。對相位累加器模塊進行功能仿真，結果如圖6所示，可看出在每個CLK的上升沿，相位累加器以STEP為基本單位進行累加。

圖6　相位累加器模塊功能仿真結果

查詢表模塊用于存儲各種波形數(shù)據(jù)，對相位累加器送入的數(shù)據(jù)進行查詢。設置該模塊波形選擇輸入變量CHOICE為2位二進制數(shù)，分別為00，01，10。當CHOICE為00時，查表得到正弦波；當CHOICE為01時，查表得到方波； 當CHOICE為10時，查表得到三角波。

幅度控制器模塊用于控制輸出波形的幅度，設CLK為該模塊的時鐘信號，CQI為VHDL編程時的中間變量，fudu_times為模塊輸出。仿真結果如圖7所示，可見在CLK每一個上升沿，fudu_times加1。

圖7　幅度控制器模塊仿真結果

3信號源測試

采用CycloneⅡ EP2C35F672C8型FPGA芯片。該芯片集成了33 216個邏輯單元(約165萬門)和473 kB片上RAM，擁有672個引腳，速度等級為8級。在QuartusⅡ軟件中，將設計的輸入、輸出進行芯片引腳鎖定，完成編譯。在QuartusⅡ的SignalTapⅡ邏輯分析儀界面進行時鐘鎖定、引腳鎖定及硬件連接；在SOF Manager中添加要測試的.sof文件，并進行硬件下載[8]。文件下載后，進行SignalTapⅡ仿真測試，設定頻率步進STEP為F500H，時鐘控制信號CLK_SEL為1，幅度輸出amplitude_times為FH，波形選擇信號CHOICE為00，01，10，波形輸出信號為DOUT，得到信號源輸出仿真波形如圖8所示。

從圖8可看出，當CHOICE為00時，信號源輸出正弦波；當CHOICE為01時，信號源輸出方波；當CHOICE為10時，信號源輸出三角波。仿真結果驗證了設計方案的正確性。

圖8　信號源輸出仿真波形

采用示波器對信號源進行測試，測試波形如圖9所示，自上而下依次為CHOICE為00，01，10時的輸出波形。可見信號源輸出波形與仿真結果一致。

圖9　信號源測試波形

4結語

依托FPGA技術的軟件編程、編譯、仿真和測試的強大支持，以及FPGA具有的高密度、可編程和在線下載等特點，實現(xiàn)了根據(jù)需要自行設計的高性能和數(shù)字化DDS信號源，克服了模擬信號源和定制DDS信號源的缺陷?；贔PGA的信號源只要增加頻率控制字長，擴展波形數(shù)據(jù)，即可方便地實現(xiàn)頻率的高分辨率和大范圍可調的多種波形發(fā)生器，且不會影響信號源的可靠性及增加成本。實驗證明該信號源波形頻率、相位、幅值可方便、靈活調節(jié)，波形質量好，分辨率高。

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Design of signal source based on FPGA

FU Yang

(College of Computer and Information Engineering, Beijing Technology and Business University,Beijing 100048, China)

Abstract:In order to solve problems of low precision and small frequency range of analog signal sources and unability to satisfy system requirement of bespoke direct digital frequency synthesis signal sources on aspects of control mode and frequency setting, a signal source based on FPGA was designed. The source is based on direct digital frequency synthesis principle, it adopts modularization design of FPGA and can output sine wave, square wave and triangular wave with adjustable frequency, phase and amplitude. The experimental results show that the signal has perfect quality of output wave, high frequency resolution and convenient control.

Key words:signal source; field-programmable gate array; direct digital frequency synthesis

文章編號：1671-251X(2016)07-0059-04

DOI:10.13272/j.issn.1671-251x.2016.07.014

收稿日期：2016-03-10；修回日期：2016-05-20；責任編輯：李明。

基金項目：北京市自然科學基金資助項目(4122020)。

作者簡介：付揚(1962-)，女，遼寧撫順人，副教授，碩士，主要研究方向為電子技術應用、嵌入式片上系統(tǒng)設計及多媒體信息處理，E-mail:fsfy988@126.com。

中圖分類號：TD67

文獻標志碼：A網(wǎng)絡出版時間：2016-07-05 15:02

付揚.基于FPGA的信號源設計[J].工礦自動化，2016,42(7)：59-62.