基于FPGA正交掃頻信號(hào)源的設(shè)計(jì)

吳強(qiáng) 羅淑萍

摘 要 正交掃頻信號(hào)源是現(xiàn)代電子系統(tǒng)的重要組成部分，其廣泛用于許多領(lǐng)域。本文以PFGA為平臺(tái)，采用直接數(shù)字頻率合成技術(shù)（DDS技術(shù)），基于Verilog HDL描述語(yǔ)言設(shè)計(jì)一正交掃頻信號(hào)源，其頻率可設(shè)置。利用Quartus II軟件編寫(xiě)程序、編譯檢查以及綜合測(cè)試，最終在示波器中觀察到頻率可調(diào)的正交信號(hào)源。實(shí)驗(yàn)表明其正交掃頻信號(hào)源其系統(tǒng)運(yùn)行可靠，集成度高，抗干擾性強(qiáng)等特點(diǎn)。

【關(guān)鍵詞】正交掃頻信號(hào)；FPGA；DDS

1 引言

傳統(tǒng)方法設(shè)計(jì)的正交掃頻信號(hào)源有著頻率不穩(wěn)定，精度不高，不易擴(kuò)展等諸多弊端，隨著EDA技術(shù)的發(fā)展，設(shè)計(jì)的產(chǎn)品朝著微型化，速度快方向發(fā)展。本文設(shè)計(jì)一種基于FPGA正交掃頻信號(hào)源的電路，是一種用EDA技術(shù)實(shí)現(xiàn)掃頻功能的裝置，具有外圍電路少、集成度高、可靠性強(qiáng)等特點(diǎn)。論文主要利用DDS技術(shù)，通過(guò)相位累加器累加相位、ROM存儲(chǔ)波形數(shù)據(jù)、D/A轉(zhuǎn)換器將數(shù)字量轉(zhuǎn)換成模擬量，最終實(shí)現(xiàn)正交信號(hào)的設(shè)計(jì)。通過(guò)采集和處理數(shù)據(jù)來(lái)控制和產(chǎn)生需要的波形及其參數(shù)指標(biāo)，實(shí)現(xiàn)可調(diào)波形、波形頻率和幅度、掃頻范圍和頻率步進(jìn)值的信號(hào)源。

2 系統(tǒng)的總體設(shè)計(jì)

本論文采用DDS技術(shù)，采用FPGA平臺(tái)，設(shè)計(jì)一正交掃頻信號(hào)源。其正交掃頻信號(hào)源主要指標(biāo)如下：

（1）頻率范圍為1MHz～40MHz，頻率穩(wěn)定度≤10-4；頻率可設(shè)置，最小設(shè)置單位100kHz。

（2）可以通過(guò)掃頻方式輸出，掃頻范圍可以根據(jù)需要自由設(shè)置，頻率步進(jìn)值可以自由調(diào)試，該步進(jìn)值最小單位顆粒度為100KHz。

正交掃頻信號(hào)源其主要由頻率累加器、相位累加器、波形存儲(chǔ)器和DAC數(shù)模轉(zhuǎn)換器構(gòu)成，該總體設(shè)計(jì)方案圖如圖1所示。電路的設(shè)計(jì)思路為：基準(zhǔn)頻率采用系統(tǒng)內(nèi)部時(shí)鐘進(jìn)行分頻，以供后續(xù)電路提供時(shí)鐘，先用兩個(gè)ROM存儲(chǔ)波形數(shù)據(jù)，然后設(shè)計(jì)兩個(gè)相位累加器，一個(gè)是正弦波，另一個(gè)是余弦波的。其次通過(guò)調(diào)整相位累加器和調(diào)節(jié)掃描信號(hào)的頻率值和相位值。最終經(jīng)過(guò)D/A轉(zhuǎn)換器方式將輸出的數(shù)據(jù)結(jié)果轉(zhuǎn)換成模擬量，進(jìn)行實(shí)時(shí)觀察兩個(gè)正交信號(hào)。

3 正交掃頻信號(hào)源的實(shí)現(xiàn)

3.1 頻率累加器的實(shí)現(xiàn)

頻率累加器實(shí)現(xiàn)掃頻信號(hào)源的頻率控制字，其頻率累加器的輸出即為相位累加器的數(shù)據(jù)位寬。根據(jù)掃頻信號(hào)源輸出頻率的范圍及掃頻信號(hào)源頻率步進(jìn)值，可計(jì)算出頻率累加器輸出的頻率位寬。將得到的頻率值轉(zhuǎn)換成32位的二進(jìn)制值，再得到的數(shù)據(jù)存入數(shù)據(jù)存儲(chǔ)器ROM中。

3.2 相位累加器的實(shí)現(xiàn)

相位累加器是整個(gè)DDS的核心，由加法器和寄存器構(gòu)成，其作用完成相位累加功能。相位累加器的功能實(shí)際上是相當(dāng)于一個(gè)以頻率累加器輸出頻率為步進(jìn)值進(jìn)行計(jì)數(shù)，如圖2所示。其工作原量是頻率累加器輸出K位（32位）作為加法器的一個(gè)輸入端，寄存器的輸出作為加法器的另一個(gè)輸入端，加法器的輸出給寄存器的輸入端。在下一個(gè)時(shí)鐘信號(hào)來(lái)臨時(shí)，寄存器在時(shí)鐘信號(hào)的作用下，把寄存器的輸出反饋到加法器的另一個(gè)輸入端中，以便和頻率累加器的輸出K相加。這樣相位累加器實(shí)現(xiàn)了對(duì)頻率累加器輸出的頻率進(jìn)行線累加。

3.3 存儲(chǔ)波形設(shè)計(jì)和D/A模塊設(shè)計(jì)

利用Q uartus II軟件自帶的LPM宏功能模塊來(lái)設(shè)計(jì)正弦波和余弦波的數(shù)據(jù)ROM功能。系統(tǒng)定制好的ROM尋址就是相位累加器的輸出數(shù)據(jù)值。設(shè)計(jì)好的正弦和余弦波的ROM如下圖所示。波形存儲(chǔ)器輸出的數(shù)據(jù)通過(guò)D/A轉(zhuǎn)換器轉(zhuǎn)換成為模擬信號(hào)輸出。

3.4 正交掃頻信號(hào)源的頂層文件設(shè)計(jì)

本設(shè)計(jì)是基于FPGA的硬件正交掃頻信號(hào)源電路，用ALTERA公司的 Cyclone IV系列 EP4CE6E22C8作為開(kāi)發(fā)板，在Quartus II 開(kāi)發(fā)環(huán)境下設(shè)計(jì)。硬件正交掃頻信號(hào)源電路頂層文件設(shè)計(jì)是以圖形化形式體現(xiàn)，設(shè)計(jì)了ROM存儲(chǔ)波形、相位累加器和D/A轉(zhuǎn)換器其頂層文件如圖4所示。

對(duì)頂層文件進(jìn)行仿真運(yùn)行后，可得到正交掃頻信號(hào)源的輸出波形，其輸出波形如圖5所示。

4 結(jié)束語(yǔ)

本系統(tǒng)設(shè)計(jì)是基于FPGA的正交掃頻信號(hào)源的設(shè)計(jì)，采用EDA技術(shù)設(shè)計(jì)，簡(jiǎn)單實(shí)用，成本較低，基本達(dá)到了設(shè)計(jì)要求。

參與文獻(xiàn)

[1]李平.基于FPGA的掃頻信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[D].云南大學(xué)，2014（06）.

[2]李菊.改進(jìn)型DDS的FPGA設(shè)計(jì)及驗(yàn)[J].無(wú)線電技術(shù)，2006.

[3]潘松，陳龍，黃繼業(yè).EDA技術(shù)與Verilog HDL（第2版）[M].北京：清華大學(xué)出版社，2013（04）.

作者簡(jiǎn)介

吳強(qiáng)（1983-），男，漢族，江西省寧都縣人。碩士研究生學(xué)歷?，F(xiàn)為贛南師范學(xué)院科技學(xué)院講師。

羅淑萍，女，漢族，現(xiàn)為贛南師范學(xué)院科技學(xué)院電子信息工程專(zhuān)業(yè)本科生。

作者單位

贛南師范大學(xué)科技學(xué)院 江西省贛州市 341000