高效低存儲(chǔ)DWT的VLSI結(jié)構(gòu)設(shè)計(jì)

董明巖,雷 杰,王柯儼,李云松

(西安電子科技大學(xué)綜合業(yè)務(wù)網(wǎng)理論及關(guān)鍵技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,陜西西安 710071)

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高效低存儲(chǔ)DWT的VLSI結(jié)構(gòu)設(shè)計(jì)

董明巖,雷 杰,王柯儼,李云松

(西安電子科技大學(xué)綜合業(yè)務(wù)網(wǎng)理論及關(guān)鍵技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,陜西西安 710071)

摘要:隨著航天器載荷相機(jī)圖像分辨率的日益提高,迫切需要解決海量圖像數(shù)據(jù)的在軌高速編碼處理問(wèn)題,空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)提出了一種面向空間應(yīng)用的圖像編碼標(biāo)準(zhǔn).為了保證較高的圖像編碼性能,該標(biāo)準(zhǔn)采用小波的變換方法.小波變換的多級(jí)變換形式比較耗時(shí),且需要較大的存儲(chǔ)開銷.針對(duì)這一問(wèn)題,提出了一種高效低存儲(chǔ)離散小波變換的超大規(guī)模集成電路結(jié)構(gòu).通過(guò)改進(jìn)傳統(tǒng)的小波提升結(jié)構(gòu),將二三級(jí)變換和緩存結(jié)構(gòu)進(jìn)行復(fù)用,在不降低數(shù)據(jù)處理速度的情況下,節(jié)省了邏輯資源開銷;使用少量片上存儲(chǔ)資源存儲(chǔ)部分小波系數(shù),按特定順序連續(xù)地輸出給后級(jí)熵編碼器進(jìn)行處理,避免了使用片外存儲(chǔ).所提出的超大規(guī)模集成電路結(jié)構(gòu)在Xilinx型號(hào)為XC4VSX55的現(xiàn)場(chǎng)可編程門陣列得到了硬件實(shí)現(xiàn),具有95.91 MPixels/s的數(shù)據(jù)處理性能.

關(guān)鍵詞:圖像處理;離散小波變換;現(xiàn)場(chǎng)可編程門陣列;超大規(guī)模集成電路

針對(duì)空間星載應(yīng)用環(huán)境,空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)(The Consultative Committee for Space DataSystems,CCSDS)提出了一種基于離散小波變換(Discrete Wavelet Transform,DWT)和分塊比特平面熵編碼的圖像數(shù)據(jù)壓縮標(biāo)準(zhǔn)(Image Data Compression,IDC).該標(biāo)準(zhǔn)兼顧了算法壓縮性能和計(jì)算復(fù)雜度,以較低的計(jì)算復(fù)雜度取得了接近于JPEG2000的圖像壓縮性能[1].其核心組成部分的DWT具有便于圖像漸進(jìn)式傳輸、能量集中性好等優(yōu)點(diǎn)[2],與離散余弦變換和離散傅里葉變換相比,在沒(méi)有視覺(jué)質(zhì)量巨大損失的情況下可提供顯著的壓縮比[3].傳統(tǒng)DWT硬件結(jié)構(gòu)為卷積結(jié)構(gòu),其運(yùn)算量大,邏輯資源消耗多[4],而基于提升結(jié)構(gòu)的DWT在一定程度上降低了計(jì)算復(fù)雜度,但是其多步提升和多級(jí)變換形式需要耗費(fèi)較多的計(jì)算時(shí)間,且需要較大的片外存儲(chǔ)空間.

為此,國(guó)內(nèi)外學(xué)者進(jìn)行了相關(guān)研究,并提出了一些降低DWT計(jì)算時(shí)間和資源開銷的優(yōu)化方法,文獻(xiàn)[5]采用兩個(gè)并行的一維DWT模塊同時(shí)處理,用資源換取速度,文獻(xiàn)[6]采用翻轉(zhuǎn)結(jié)構(gòu)提高時(shí)鐘頻率,文獻(xiàn)[7-8]通過(guò)流水線設(shè)計(jì)提高數(shù)據(jù)處理速度.文獻(xiàn)[5-8]雖然在一定程度上提高了數(shù)據(jù)處理速度,但卻增加了邏輯資源開銷.文獻(xiàn)[9]通過(guò)復(fù)用一級(jí)DWT變換結(jié)構(gòu),降低了邏輯資源開銷,但卻未能提高數(shù)據(jù)處理速度.

因此,基于CCSDS-IDC的算法原理,在保證高速實(shí)時(shí)DWT數(shù)據(jù)處理的情況下,如何能更多地減少邏輯和存儲(chǔ)資源,仍然是亟需解決的問(wèn)題.針對(duì)該問(wèn)題,筆者以9/7 DWT為例,提出一種高效低存儲(chǔ)DWT的超大規(guī)模集成電路(Very Large Scale Integration,VLSI)結(jié)構(gòu),采用兩個(gè)變換模塊,第1個(gè)變換模塊完成第1 級(jí)DWT行列變換,第2個(gè)變換模塊以時(shí)分復(fù)用方式完成第2級(jí)和第3級(jí)DWT行列變換,兩個(gè)變換模塊并行工作,在保證實(shí)時(shí)數(shù)據(jù)處理速度的同時(shí)節(jié)約邏輯資源.此外,基于CCSDS-IDC分塊比特平面熵編碼的特點(diǎn),使用少量片上存儲(chǔ)替代片外存儲(chǔ),在DWT處理過(guò)程中,以流水線的方式將小波系數(shù)按特定順序連續(xù)地輸出給后級(jí)熵編碼器進(jìn)行處理.

圖1 正反提升小波變換原理框圖

1 DWT的原理及分析

1.1 DWT提升結(jié)構(gòu)原理

相比于傳統(tǒng)的卷積結(jié)構(gòu),DWT提升結(jié)構(gòu)在內(nèi)存利用率和讀取次數(shù)上都具有優(yōu)勢(shì).提升小波的原理是將多相位小波濾波矩陣分解為兩個(gè)連續(xù)的上三角矩陣、下三角矩陣及1個(gè)對(duì)角矩陣[10],即

式(1)中兩個(gè)等式分別對(duì)應(yīng)于DWT的正變換及反變換,其結(jié)構(gòu)的原理框圖如圖1所示,其中,xe(n)為偶樣本,xo(n)為奇樣本.

CCSDS-IDC采用的基于提升的9/7 DWT,其具體實(shí)現(xiàn)方式為

其中,x(n)為輸入的圖像數(shù)據(jù),y(n)為按交織方式存放的小波系數(shù),y(2n)為低通系數(shù),y(2n+1)為高通系數(shù),常系數(shù)α≈-1.586,β≈-0.053,γ≈0.883,δ≈0.444,K≈1.149.圖像的DWT行變換與列變換都需要完成與式(2)相同的運(yùn)算過(guò)程,行變換之后的結(jié)果再經(jīng)過(guò)列變換才能完成1級(jí)DWT,1級(jí)DWT之后可以得到H H、HL、LH和LL共4個(gè)小波子帶,選擇其中的LL子帶進(jìn)行下一級(jí)DWT處理.依此方式,經(jīng)過(guò)3 級(jí)DWT可以得到10個(gè)子帶,分別為3級(jí)輸出的HH,HL,LH等9個(gè)子帶及第3級(jí)輸出的LL3子帶.

10個(gè)子帶的小波系數(shù)按照分層樹的結(jié)構(gòu)形式組織成獨(dú)立的單元塊,每個(gè)單元塊中包含64個(gè)小波系數(shù),包括1個(gè)直流電(Direct Current,DC)系數(shù)(LL3子帶)和63個(gè)交流電(Alternating Current,AC)系數(shù)(來(lái)自其余9個(gè)子帶).讀取64個(gè)小波系數(shù)順序?yàn)?LL3→HL3→LH3→HH3→HL2→LH2→HH2→HL1→LH1→H H1,第1、2、3級(jí)讀取數(shù)據(jù)比例為16∶4∶1.

1.2 DWT多級(jí)變換的原理分析

DWT的第1級(jí)變換是對(duì)原始圖像進(jìn)行處理,而第2級(jí)變換是對(duì)第1級(jí)變換后得到的LL1子帶進(jìn)行處理,LL1子帶的寬度和高度分別是原始圖像寬度和高度的1/2,其分辨率大小是原始圖像的1/4.對(duì)于分辨率為N×N的圖像,若采用行列并行結(jié)構(gòu),那么完成第1級(jí)DWT需要近N2個(gè)時(shí)鐘,而對(duì)于第2級(jí)和第3級(jí)DWT,其需要消耗的處理時(shí)間分別約為N2/4和N2/16個(gè)時(shí)鐘.顯然,第2級(jí)和第3級(jí)所需要的處理時(shí)間之和小于第1級(jí)所需的時(shí)間,即N2/4+N2/16＜N2.由此可知,從處理時(shí)間上看,將第2級(jí)和第3級(jí)DWT可以時(shí)分復(fù)用同一個(gè)DWT模塊,并可以與第1級(jí)DWT并行處理.實(shí)際上,由等比數(shù)列的求和公式可知,第2級(jí)及以上級(jí)的DWT所消耗的處理時(shí)間總和永遠(yuǎn)不會(huì)超過(guò)N2個(gè)時(shí)鐘,即永遠(yuǎn)不會(huì)超過(guò)第1級(jí)DWT消耗的時(shí)間,所以,第2級(jí)及以上級(jí)二維DWT都可以時(shí)分復(fù)用同一個(gè)變換模塊.基于此分析,文中設(shè)計(jì)了第2級(jí)和第3級(jí)DWT時(shí)分復(fù)用變換模塊的VLSI結(jié)構(gòu).該結(jié)構(gòu)具有良好的擴(kuò)展性,只需要簡(jiǎn)單的控制參數(shù)修改便可適用于變換等級(jí)為2級(jí)以上的任意多級(jí)小波變換,也可應(yīng)用于與9/7 DWT形式類似的5/3 DWT.

2 多級(jí)復(fù)用高速DWT的VLSI結(jié)構(gòu)

2

.1 乘加器復(fù)用的DWT單步提升結(jié)構(gòu)

對(duì)于DWT的提升結(jié)構(gòu),其各步提升均可采用同一種單步提升結(jié)構(gòu).這一點(diǎn)從式(2)所示的4步提升公式也可以看出,即各步提升的計(jì)算過(guò)程近似相同,均含有兩次加法和1次乘法運(yùn)算.其區(qū)別僅是各步輸入的乘法系數(shù)互不相同.第1步提升過(guò)程的計(jì)算方法為

通過(guò)簡(jiǎn)單變形,可以看出,該提升過(guò)程可分為兩次計(jì)算,即

通過(guò)采用兩次計(jì)算方式,可將乘法器和加法器進(jìn)行時(shí)分復(fù)用,通過(guò)選擇控制的方式由同一電路結(jié)構(gòu)完成兩次計(jì)算.

基于以上分析,設(shè)計(jì)了如圖2(a)所示的電路結(jié)構(gòu),該結(jié)構(gòu)由5個(gè)選擇器、1個(gè)移位器、1個(gè)乘法器、1個(gè)加法器和1個(gè)寄存器構(gòu)成.當(dāng)兩個(gè)數(shù)據(jù)到來(lái)時(shí),該結(jié)構(gòu)開始進(jìn)行運(yùn)算,將運(yùn)算的中間結(jié)果k1存入圖2(a)所示的寄存器中,在此結(jié)構(gòu)中,對(duì)需要進(jìn)行邊界拓展的數(shù)據(jù)進(jìn)行左移1位的操作.

圖2 PE的硬件結(jié)構(gòu)圖

圖2(a)所示的DWT單步提升結(jié)構(gòu)可劃分為兩個(gè)組成部分,即存儲(chǔ)和運(yùn)算部分,其中的運(yùn)算部分是虛線標(biāo)注的運(yùn)算處理單元(Processing Element,PE).對(duì)于行變換和列變換,它們的PE結(jié)構(gòu)相同,只是所用的存儲(chǔ)結(jié)構(gòu)不同.行變換使用D觸發(fā)器存儲(chǔ)數(shù)據(jù),而列變換使用雙端口隨機(jī)存取存儲(chǔ)器(Random Access Memory,RAM)存儲(chǔ)數(shù)據(jù).在Xilinx Virtex4之后的FPGA型號(hào)系列中,內(nèi)嵌有DSP48的IP硬核可以實(shí)現(xiàn)乘加運(yùn)算,具有更高的速度性能、更低的功耗和更佳的資源開銷,用其代替圖2(a)中的乘法器和加法器,可得到速度更快、面積更小的PE硬件結(jié)構(gòu),如圖2(b)所示.

2.2 行變換電路結(jié)構(gòu)

9/7 DWT的4步提升計(jì)算均可使用相同的單步提升PE結(jié)構(gòu)來(lái)完成,只是輸入數(shù)據(jù)和提升常系數(shù)不同.為提高4步提升的計(jì)算速度,通過(guò)將4個(gè)獨(dú)立的單步提升PE結(jié)構(gòu)級(jí)聯(lián)起來(lái)并行計(jì)算,便可實(shí)時(shí)地實(shí)現(xiàn)1次行變換,如圖3(a)所示.由圖2(b)可知,數(shù)據(jù)輸入到數(shù)據(jù)輸出之間存在較長(zhǎng)的存組合邏輯路徑,如果將兩個(gè)PE直接級(jí)聯(lián),將形成一塊路徑更長(zhǎng)的組合邏輯,這會(huì)導(dǎo)致組合邏輯時(shí)延變大,降低系統(tǒng)的最大時(shí)鐘頻率.為避免該問(wèn)題,在圖3(a)所示的行變換結(jié)構(gòu)中加入了流水線(Pipeline)設(shè)計(jì),通過(guò)插入D觸發(fā)器來(lái)縮短組合邏輯路徑,即在PE之間使用D觸發(fā)器進(jìn)行連接.

圖3 行變換和列變換電路結(jié)構(gòu)圖

圖3(a)中的奇偶標(biāo)識(shí)信號(hào)將輸入數(shù)據(jù)區(qū)分成兩部分,分別為偶數(shù)位置數(shù)據(jù)x(2n)和奇數(shù)位置數(shù)據(jù)x(2n+1).第1步提升輸出偶數(shù)位置的數(shù)據(jù)仍為x(2n),而奇數(shù)位置的數(shù)據(jù)是y(2n+1).當(dāng)輸入第1行第1個(gè)數(shù)據(jù)s時(shí),數(shù)據(jù)存入第1個(gè)PE左端的寄存器中.輸入第2個(gè)數(shù)據(jù)d時(shí),讀取上次存入寄存器中的數(shù)據(jù)s,用s與d進(jìn)行運(yùn)算,得到第1步提升的中間結(jié)果Inv,再將Inv重新存回該寄存器中,同時(shí),行變換的第2步提升啟動(dòng),將s寫入第2個(gè)PE左端的寄存器中.以此方式按行進(jìn)行小波變換.

2.3 列變換電路結(jié)構(gòu)

行變換結(jié)果經(jīng)過(guò)兩個(gè)寄存器進(jìn)入列變換模塊,為實(shí)現(xiàn)行列并行運(yùn)算,列變換需要對(duì)整行數(shù)據(jù)進(jìn)行操作,因此,輸入數(shù)據(jù)的緩存和中間結(jié)果的緩存不能使用寄存器存儲(chǔ),而需要使用雙端口RAM存儲(chǔ)整行數(shù)據(jù).當(dāng)輸入第2行第1個(gè)數(shù)據(jù)時(shí)開始進(jìn)行列變換,因此,RAM只需要緩存1行數(shù)據(jù).列變換結(jié)構(gòu)如圖3(b)所示,對(duì)于第2級(jí)及以上級(jí)DWT,RAM需要緩存各級(jí)的中間結(jié)果,因此,需要標(biāo)記各級(jí)DWT的起始地址.

2.4 多級(jí)復(fù)用DWT及小波系數(shù)緩存處理電路結(jié)構(gòu)

行變換結(jié)構(gòu)與列變換結(jié)構(gòu)級(jí)聯(lián)實(shí)現(xiàn)1級(jí)DWT.由1.2節(jié)分析可知,高級(jí)別DWT可時(shí)分復(fù)用同一個(gè)DWT模塊來(lái)實(shí)現(xiàn),該時(shí)分復(fù)用方法會(huì)增加一些控制模塊的邏輯資源,相比于第1級(jí)DWT,所增加的邏輯資源是非常少的.復(fù)用控制模塊功能主要包括產(chǎn)生奇偶標(biāo)識(shí)信號(hào)、級(jí)別標(biāo)識(shí)信號(hào)和RAM控制信號(hào).因?yàn)楦呒?jí)別DWT會(huì)共用相同的數(shù)據(jù)線,所以需要一個(gè)級(jí)別標(biāo)識(shí)信號(hào)來(lái)表明當(dāng)前進(jìn)行的DWT級(jí)別.文中所實(shí)現(xiàn)的多級(jí)DWT復(fù)用結(jié)構(gòu),通過(guò)簡(jiǎn)單的參數(shù)修改,便可應(yīng)用于變換等級(jí)為二級(jí)以上的任意多級(jí)小波變換.

根據(jù)分塊比特平面熵編碼的特點(diǎn),當(dāng)LL3數(shù)據(jù)到來(lái)時(shí)即可開始進(jìn)行熵編碼.換句話說(shuō),緩存少量的小波系數(shù)便可將其按特定順序輸出給熵編碼器進(jìn)行處理,而不需要等到所有小波系數(shù)都得到之后才開始熵編碼.因此,文中將DWT與熵編碼之間的緩存使用片內(nèi)雙端口RAM來(lái)實(shí)現(xiàn),而不用片外DRAM存儲(chǔ)器,這樣可以節(jié)省大量的片外存儲(chǔ)資源.由于使用RAM需要額外的控制邏輯,RAM的個(gè)數(shù)應(yīng)該盡量少.文中將各級(jí)輸出的LH和HH分量合并到一起,從而減少RAM的個(gè)數(shù),因此,共用了3個(gè)雙端口RAM(如圖4所示的RAM5,RAM6,RAM7)來(lái)緩存DWT最終得到的小波系數(shù),并在條件滿足時(shí)及時(shí)地將這些小波系數(shù)輸出給后級(jí)熵編碼器進(jìn)行處理.將RAM5劃分為6塊存儲(chǔ)區(qū)域,分別存儲(chǔ)各級(jí)輸出的HH和LH子帶數(shù)據(jù),將RAM6劃分為3塊存儲(chǔ)區(qū)域,存儲(chǔ)各級(jí)輸出的HL子帶數(shù)據(jù),而RAM7只存儲(chǔ)第3級(jí)輸出的LL3子帶數(shù)據(jù).小波系數(shù)緩存處理結(jié)構(gòu)如圖4所示,通過(guò)子帶分離器將輸出的小波系數(shù)分離,并乘以相應(yīng)的K系數(shù).通過(guò)寫控制器將數(shù)據(jù)寫入對(duì)應(yīng)的存儲(chǔ)器中,并且3個(gè)RAM寫入數(shù)據(jù)時(shí)的地址變化由同一份邏輯產(chǎn)生,可進(jìn)一步節(jié)約邏輯資源.讀控制器根據(jù)LL3同步信號(hào)判斷讀取的起始時(shí)間,3個(gè)存儲(chǔ)器的讀取結(jié)果進(jìn)行或運(yùn)算作為進(jìn)入熵編碼器的輸入數(shù)據(jù),其同步信號(hào)是通過(guò)將各個(gè)存儲(chǔ)器讀使能信號(hào)進(jìn)行或運(yùn)算并延遲1個(gè)時(shí)鐘得到的.

圖4 DWT系數(shù)處理結(jié)構(gòu)圖

3 性能與仿真

將文中提出的9/7 DWT提升結(jié)構(gòu)與其他文獻(xiàn)所提出的結(jié)構(gòu)進(jìn)行對(duì)比,在邏輯規(guī)模和計(jì)算時(shí)間等方面的對(duì)比結(jié)果如表1所示.表1中,Tm和Ta分別代表乘法器和加法器時(shí)延,S為并行處理單元的個(gè)數(shù),圖像的分辨率為N×N.由表1可以看出,文中結(jié)構(gòu)所需存儲(chǔ)器、加法器和乘法器都相對(duì)較少,關(guān)鍵路徑也很短.相對(duì)于乘法器和加法器使用較少的文獻(xiàn)[11-13],其輸出時(shí)延也是最短的.

表1 DWT資源以及性能對(duì)比

文中所提出的VLSI結(jié)構(gòu)在Xilinx型號(hào)為XC4VSX55的現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gata Array,FPGA)中得到了硬件實(shí)現(xiàn),具有95.91 MPixels/s的數(shù)據(jù)處理性能.表2為文中結(jié)構(gòu)與其他文獻(xiàn)Slices資源的對(duì)比情況,由表2可以看出,文中結(jié)構(gòu)在分辨率、位寬和級(jí)數(shù)等指標(biāo)都較大的情況下,消耗FPGA的Slices資源最少,且不需要片外緩存.由此可見,文中結(jié)構(gòu)有明顯的資源優(yōu)勢(shì).

表2 DWT的Slices資源對(duì)比

4 結(jié)束語(yǔ)

通過(guò)DWT提升結(jié)構(gòu)復(fù)用和級(jí)間復(fù)用,在保證數(shù)據(jù)處理速度的同時(shí)減少了邏輯資源的使用.此外,根據(jù)分塊比特平面熵編碼的特點(diǎn),改變了傳統(tǒng)的DWT輸出數(shù)據(jù)緩存處理方式,將輸出數(shù)據(jù)所需的片外存儲(chǔ)資源用片內(nèi)少量RAM緩存替換,在不降低處理速度的情況下,節(jié)省了片外存儲(chǔ),減少了系統(tǒng)體積和功耗,非常適合空間環(huán)境下圖像數(shù)據(jù)高速處理的應(yīng)用需求.

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(編輯:齊淑娟)

Highly efficient VLSI architecture for DWT with low-storage implementation

DONG Mingyan,LEI Jie,WANG Keyan,LI Yunsong
(State Key Lab.of Integrated Service Networks,Xidian Univ.,Xi’an 710071,China)

Abstract:With the gradual increase in image resolution of the spacecraft camera,it is highly required to figure out the problem how to process a huge amount of image data on board at a high speed.As a solution,the CCSDS proposes a space-oriented image-coding standard.For the sake of high image-coding performance,it adopts wavelet transformation as a method of image data transformation.However,wavelet transformation contains multi-level data processing,which causes more computational time consumption and more memory utilization.In order to solve this problem,we propose a highly efficient VLSI architecture for DWT with low-storage.By revising the traditional lifting structure and employing time-multiplex data processing strategy to perform the second and third level of wavelet transformation by the same logic module,the usage of logic resource is reduced with no sacrifice on speed.Using a small amount of on-chip memory instead of off-chip memory to save certain parts of DWT coefficients and sending the coefficients in a specific sequence to entropy coder timely,the off-chip memory for storage of DWT coefficients is no longer required.The proposed VLSIarchitecture of DWT is already implemented on the Xilinx FPGA XC4VSX55,which can achieve a high performance,in terms of data throughput,reaching 95.91MPixels/s.

Key Words:image processing;discrete wavelet transform(DWT);field programmable gate array (FPGA);very large scale integration(VLSI)

通訊作者:雷 杰(1981-),男,副教授,E-mail:jielei@mail.xidian.edu.cn

作者簡(jiǎn)介:董明巖(1990-),男,西安電子科技大學(xué)碩士研究生,E-mail:962383739@qq.com.

基金項(xiàng)目:國(guó)家優(yōu)秀青年基金資助項(xiàng)目(61222101);國(guó)家自然科學(xué)基金資助項(xiàng)目(61301287,61301291);高等學(xué)校學(xué)科創(chuàng)新引智計(jì)劃資助項(xiàng)目(B08038);中央高校基本科研業(yè)務(wù)費(fèi)專項(xiàng)資金資助項(xiàng)目(K5051301043)

收稿日期:2014-11-11 網(wǎng)絡(luò)出版時(shí)間:2015-05-21

doi:10.3969/j.issn.1001-2400.2016.02.007

中圖分類號(hào):TN919.81

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1001-2400(2016)02-0035-06

網(wǎng)絡(luò)出版地址:http://www.cnki.net/kcms/detail/61.1076.TN.20150521.0902.004.html