基于FPGA的數(shù)字脈沖壓縮算法的設(shè)計(jì)與實(shí)現(xiàn)

高　星

(中國船舶重工集團(tuán)公司第723研究所，揚(yáng)州 225001)

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基于FPGA的數(shù)字脈沖壓縮算法的設(shè)計(jì)與實(shí)現(xiàn)

高星

(中國船舶重工集團(tuán)公司第723研究所，揚(yáng)州 225001)

摘要：介紹了雷達(dá)信號(hào)處理系統(tǒng)中脈沖壓縮技術(shù)的現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)方法，研究和分析了線性調(diào)頻信號(hào)的脈沖壓縮算法，結(jié)合研究目標(biāo)和設(shè)計(jì)要求，設(shè)計(jì)了一種基于數(shù)據(jù)分段的脈沖壓縮處理方法，通過SignalTap仿真證明了其有效性。

關(guān)鍵詞：現(xiàn)場(chǎng)可編程門陣列;脈沖壓縮;數(shù)據(jù)分段處理

0引言

當(dāng)要求雷達(dá)探測(cè)目標(biāo)的作用距離增大時(shí)，需要加大信號(hào)能量E，同時(shí)增加信號(hào)能量可以提高接收信號(hào)的信噪比，因此增大信號(hào)能量就變得很重要。增大發(fā)射機(jī)的脈沖功率是增加信號(hào)能量的一個(gè)途徑，但它受到發(fā)射管峰值功率及傳輸線功率容量等因素的限制，只能在一定范圍內(nèi)起到作用[1]。在發(fā)射機(jī)平均功率允許的條件下，也可以用增大脈沖寬度τ的辦法來增加信號(hào)的能量，但增大τ又會(huì)降低距離分辨力。非常短的脈沖信號(hào)可以極大地提高雷達(dá)的距離分辨力，然而使用短脈沖信號(hào)降低了平均發(fā)射功率，由于平均發(fā)射功率與接收機(jī)信噪比直接相關(guān)，平均發(fā)射功率越高，接收機(jī)的信噪比越高。故此，增加脈沖寬度(即提高平均發(fā)射功率)和提高雷達(dá)的距離分辨力之間存在著不可調(diào)和的矛盾。為了解決這一矛盾，研究人員陸續(xù)開始研究利用“復(fù)雜波形”來代替?zhèn)鹘y(tǒng)的矩形脈沖信號(hào)。最早獲得實(shí)際應(yīng)用的就是線性調(diào)頻信號(hào)，線性調(diào)頻信號(hào)是通過線性頻率調(diào)制(LFM)來獲得大時(shí)寬帶寬積的，采用這種信號(hào)的雷達(dá)可以同時(shí)獲得遠(yuǎn)作用距離和高距離分辨力。它具有以下優(yōu)點(diǎn)：所用匹配濾波器對(duì)回波信號(hào)的多普勒頻移不敏感，因而可以用一個(gè)匹配濾波器來處理具有不同多普勒頻移的信號(hào)。其主要缺點(diǎn)是存在距離與多普勒頻移的耦合及匹配濾波器輸出旁瓣較高，為壓低旁瓣常采用加窗處理。近年來，由于高速模/數(shù)(A/D)轉(zhuǎn)換器、高速高密度現(xiàn)場(chǎng)可編程門陣列(FPGA)等數(shù)字技術(shù)迅速發(fā)展[2]，以數(shù)字技術(shù)實(shí)現(xiàn)的脈沖壓縮被廣泛采用。

1頻域數(shù)字壓縮原理

脈沖壓縮包括發(fā)射寬脈沖和處理接收回波以獲得窄脈沖[3]。這樣脈沖壓縮雷達(dá)既保持了窄脈沖的高距離分辨力，又能獲得寬脈沖雷達(dá)系統(tǒng)的強(qiáng)檢測(cè)能力。在脈沖壓縮系統(tǒng)中，發(fā)射波形往往在相位上或頻率上進(jìn)行調(diào)制，接收時(shí)將回波信號(hào)數(shù)字下變頻后進(jìn)行匹配濾波。當(dāng)脈沖壓縮匹配濾波在頻域通過復(fù)數(shù)相乘實(shí)現(xiàn)時(shí)，稱為頻域數(shù)字脈沖壓縮。根據(jù)數(shù)字信號(hào)處理和脈沖壓縮相關(guān)理論知識(shí)可知，頻域脈沖壓縮處理的過程可由下式表示：

Y(n)=PIFFT[X(k)×H(k)]=

PIFFT{PFFT[X(n)]×PFFT[H(n)]}

(1)

上式的實(shí)現(xiàn)原理框圖如圖1所示。

圖1　頻域脈沖壓縮結(jié)構(gòu)

頻域脈沖壓縮處理的優(yōu)點(diǎn)是利用快速傅里葉變換(FFT) 實(shí)現(xiàn)了信號(hào)的時(shí)域到頻域轉(zhuǎn)換，對(duì)于大時(shí)寬帶寬積信號(hào)，在計(jì)算量和硬件資源消耗的規(guī)模上均大大小于時(shí)域卷積運(yùn)算。而其主要缺點(diǎn)則是頻域脈沖壓縮屬于批處理算法，即必須對(duì)整個(gè)脈沖重復(fù)周期內(nèi)的回波數(shù)據(jù)同時(shí)進(jìn)行處理，如果脈沖壓縮重復(fù)周期內(nèi)的回波數(shù)據(jù)量太大，一般的硬件處理速度比較難滿足實(shí)時(shí)性要求，故其較適用于部分距離范圍內(nèi)的脈壓處理，若要實(shí)現(xiàn)全距離范圍內(nèi)的脈壓，則需要采用距離分段處理或并行處理方式來實(shí)現(xiàn)[1]。距離分段處理原理如下：設(shè)雷達(dá)回波數(shù)據(jù)序列長度為P，脈壓系數(shù)序列長度為M，將P平均分為m段，每段長度為N=P/m，每段輸入子序列為：

si(nT)=si(nt),iN≤n≤(i+1)N-1,

(2)

則輸出子序列為：

(3)

為了在頻域上實(shí)現(xiàn)上式的線性卷積，需對(duì)每個(gè)子序列 si(nT)及 h(nT)分別補(bǔ)零擴(kuò)展成長度為L=M+N-1的序列：

si(n)=

(4)

(5)

對(duì)每一個(gè)補(bǔ)零后的子序列完成子序列頻域脈沖壓縮：

(6)

對(duì)soi(k)進(jìn)行L點(diǎn)離散傅里葉逆變換(IFFT)即得到各子序列的脈沖壓縮輸出 soi(n):

(7)

最后將各個(gè)子脈沖壓縮序列以 M-1的重疊長度進(jìn)行重疊相加，即得到原整個(gè)雷達(dá)回波序列的脈沖壓縮結(jié)果:

(8)

2脈沖壓縮電路設(shè)計(jì)

本文設(shè)計(jì)了一種距離分段復(fù)用的脈沖壓縮方法，該方法基于單片F(xiàn)PGA的硬件平臺(tái)，采用頻域數(shù)字脈沖壓縮技術(shù)，巧妙運(yùn)用重疊相加法原理，以一套脈沖壓縮模塊在一個(gè)脈沖周期內(nèi)實(shí)現(xiàn)了大時(shí)寬調(diào)頻信號(hào)的脈沖壓縮處理。本雷達(dá)在不同工作模式下所發(fā)射波形的參數(shù)有所不同。為了滿足本雷達(dá)在不同模式下的工作要求，要求所設(shè)計(jì)的脈沖壓縮電路參數(shù)具有可重配置的特點(diǎn)(如脈壓系數(shù)可實(shí)時(shí)配置,處理窗可任意選擇等)。同時(shí)，雷達(dá)信號(hào)處理的一個(gè)很重要的要求就是實(shí)時(shí)性，由于雷達(dá)信號(hào)的數(shù)據(jù)量大小與波形相關(guān)參數(shù)有關(guān)，且往往很大，所以并不是很容易實(shí)現(xiàn)數(shù)據(jù)的實(shí)時(shí)處理。下面結(jié)合雷達(dá)波形的有關(guān)指標(biāo)參數(shù)，對(duì)脈壓電路性能要求進(jìn)行分析：

本雷達(dá)最大處理量程為24 km，處理距離單元數(shù)為 1 600個(gè)，由于待處理的距離單元數(shù)較大，故采用距離分段脈壓處理。

本雷達(dá)最大時(shí)寬帶寬積為320，此時(shí)線性調(diào)頻信號(hào)帶寬為 20 MHz，信號(hào)脈寬為 16 μs。所以設(shè)計(jì)的FFT(IFFT)最小為512。本雷達(dá)最大重復(fù)頻率為10 000 Hz，即最小脈沖重復(fù)時(shí)間(PRT)為100 μs，本設(shè)計(jì)中取FFT(IFFT)點(diǎn)數(shù)為 1 024，時(shí)鐘為80 MHz。此時(shí)，完成一次距離分段脈沖壓縮的時(shí)間約為50 μs左右，符合最小PRT要求。

由以上分析，以10 km處理量程示例給出距離分段結(jié)果。該處理量程共有1 424個(gè)距離單元。第1段為1～1 024個(gè)距離單元，第2段為601～1 624個(gè)距離單元，超過處理范圍的距離單元數(shù)補(bǔ)零。距離分段結(jié)果如圖2所示。

圖2　距離分段示意圖

先對(duì)每段數(shù)據(jù)進(jìn)行脈壓處理，然后再將2個(gè)數(shù)據(jù)段的脈沖壓縮結(jié)果進(jìn)行距離單元拼接，由于第601～1 024個(gè)距離單元為2段數(shù)據(jù)所重疊的部分，選取其中一段中的即可。第1段數(shù)據(jù)保留第1～600個(gè)距離單元，第2段數(shù)據(jù)保留第601～1 424個(gè)距離單元，將第2段保留的數(shù)據(jù)接在第1段保留的數(shù)據(jù)后，總長度為1 424的數(shù)據(jù)脈沖壓縮處理完成。距離拼接結(jié)果如圖3所示。

圖3　距離拼接示意圖

3基于FPGA的實(shí)現(xiàn)方法

整個(gè)脈沖壓縮系統(tǒng)由5個(gè)子模塊組成，如圖4所示。

圖4　脈沖壓縮電路系統(tǒng)架構(gòu)圖

(1) 數(shù)據(jù)輸入模塊。數(shù)據(jù)輸入模塊是整個(gè)脈沖壓縮系統(tǒng)的重要組成部分，對(duì)雷達(dá)處理量程內(nèi)的零中頻回波信號(hào)數(shù)據(jù)，按照上節(jié)的距離分段脈壓要求分割成若干距離單元數(shù)據(jù)片段，并對(duì)最后一個(gè)距離單元數(shù)據(jù)片段進(jìn)行補(bǔ)零操作。

(2) FFT 運(yùn)算模塊。FFT 運(yùn)算模塊是整個(gè)脈沖壓縮系統(tǒng)的重要組成部分，是脈沖壓縮電路中的2個(gè)主要運(yùn)算單元之一，用于實(shí)現(xiàn)數(shù)據(jù)由時(shí)域到頻域的轉(zhuǎn)換。根據(jù)脈沖壓縮電路設(shè)計(jì)的 FFT 運(yùn)算模塊中的 FFT 點(diǎn)數(shù)為 1 024，通過Quartus中的具有FFT功能的IP核，分別對(duì)每個(gè)數(shù)據(jù)片段進(jìn)行FFT運(yùn)算。

(3) 復(fù)數(shù)相乘模塊。復(fù)數(shù)相乘模塊通過只讀存儲(chǔ)器(ROM)完成線性調(diào)頻波形匹配系數(shù)的配置，同時(shí)對(duì)FFT運(yùn)算模塊輸出的數(shù)據(jù)片段進(jìn)行實(shí)時(shí)復(fù)數(shù)相乘處理。

(4) IFFT 運(yùn)算模塊。IFFT 運(yùn)算模塊用于實(shí)現(xiàn)數(shù)據(jù)由頻域到時(shí)域的轉(zhuǎn)換，通過Quartus中的具有FFT功能的IP核，對(duì)復(fù)數(shù)相乘模塊輸出的數(shù)據(jù)片段進(jìn)行IFFT處理。

(5) 數(shù)據(jù)輸出處理模塊。數(shù)據(jù)輸出處理模塊先根據(jù)輸出數(shù)據(jù)幅度要求對(duì) IFFT 運(yùn)算模塊的輸出數(shù)據(jù)幅度進(jìn)行調(diào)整，然后對(duì)已經(jīng)完成脈沖壓縮處理的數(shù)據(jù)片段進(jìn)行拼接操作并舍去無效數(shù)據(jù)，保證輸出的脈沖壓縮數(shù)據(jù)的正確性。

4仿真與結(jié)果分析

本設(shè)計(jì)采用Altera公司的StratixⅡ系列的EP2S180F1020I4型FPGA來實(shí)現(xiàn)距離分段脈沖壓縮模塊的設(shè)計(jì)。對(duì)10 km量程，使用Quartus調(diào)試工具邏輯分析儀SignalTapⅡ來觀測(cè)FPGA硬件實(shí)現(xiàn)結(jié)果，其中脈壓前后運(yùn)用SignalTapⅡ觀測(cè)到的信號(hào)波形如圖5所示。

SignalTap觀測(cè)時(shí)鐘為20 MHz，其中DDC_I為零中頻I路信號(hào)，DDC_Q為零中頻Q路信號(hào)，PC_MAGinst12∣RESULT為脈壓輸出結(jié)果?？梢钥闯觯}壓主副比滿足要求。

圖5　線性調(diào)頻波形脈沖壓縮結(jié)果圖

5結(jié)束語

本文對(duì)數(shù)字脈沖壓縮處理算法進(jìn)行了研究，針對(duì)研究對(duì)象和設(shè)計(jì)目標(biāo)進(jìn)行了較深入的分析比較，確定了脈壓處理方案。

利用Altera公司的StratixⅡ系列FPGA器件實(shí)現(xiàn)了距離分段數(shù)字脈沖壓縮算法,在做實(shí)時(shí)信號(hào)處理時(shí),該設(shè)計(jì)能夠使資源優(yōu)化,并且滿足運(yùn)算速度的要求,實(shí)現(xiàn)起來也不復(fù)雜,在實(shí)際工程中有很強(qiáng)的運(yùn)用價(jià)值。

參考文獻(xiàn)

[1]丁鷺飛,耿富錄,陳建春.雷達(dá)原理[M].4版.北京:電子工業(yè)出版社,2011.

[2]EDA 先鋒工作室.Verilog HDL實(shí)用精解——輕松成為設(shè)計(jì)高手[M].北京：北京航天航空大學(xué)出版社，2012.

[3]馬曉巖，向家彬.雷達(dá)信號(hào)處理[M].長沙：湖南科學(xué)技術(shù)出版社，1999.

Design and Implementation of The Digital Pulse Compression Algorithm Based on FPGA

GAO Xing

(The 723 Institute of CSIC,Yangzhou 225001,China)

Abstract:This paper introduces the implementation method of field-programmable gate array (FPGA) for pulse compression technology in the radar signal processing system,studies and analyzes the pulse compression algorithm of linear frequency modulation (LFM) signal;designs a pulse compression processing method based on segmented data combining with the study objectives and design requirements,proves its validity through SignalTap simulation.

Key words:field-programmable gate array;pulse compression;segmented data processing

DOI:10.16426/j.cnki.jcdzdk.2016.01.018

中圖分類號(hào)：TN957.51

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：CN32-1413(2016)01-0085-04

收稿日期:2015-10-16