全加器在邏輯設(shè)計(jì)中的應(yīng)用

唐民麗，吳恒玉

(海南軟件職業(yè)技術(shù)學(xué)院 電子工程系，海南 瓊?！?71400)

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全加器在邏輯設(shè)計(jì)中的應(yīng)用

唐民麗，吳恒玉

(海南軟件職業(yè)技術(shù)學(xué)院 電子工程系，海南 瓊海571400)

摘要：從全加器的邏輯功能和通用性出發(fā)，提出一些應(yīng)用全加器的非常規(guī)邏輯電路設(shè)計(jì)方法，并舉例說(shuō)明全加器的邏輯設(shè)計(jì)過(guò)程及全加器在邏輯電路設(shè)計(jì)中的具體應(yīng)用方法.利用全加器的非常規(guī)邏輯電路設(shè)計(jì)方法，具有使用方便、設(shè)計(jì)迅速、簡(jiǎn)化電路等優(yōu)點(diǎn).

關(guān)鍵詞：全加器；邏輯設(shè)計(jì)；應(yīng)用

全加器的基本功能是實(shí)現(xiàn)二進(jìn)制數(shù)的算術(shù)加運(yùn)算，表1所示是一位全加器的真值表，圖1所示是其邏輯符號(hào)，其中：A為被加數(shù)；B為加數(shù)；C為低一位來(lái)的進(jìn)位數(shù)；S為本位和；J為向高一位的進(jìn)位數(shù)[1-2].

兩個(gè)輸出函數(shù)的邏輯表達(dá)式為

表1　全加器真值表

圖1　全加器邏輯符號(hào)

式(1)、(2)表明，全加器還具有邏輯運(yùn)算功能.

全加器在組合邏輯電路設(shè)計(jì)中的應(yīng)用有：用全加器構(gòu)成邏輯門，用全加器構(gòu)成奇、偶判別電路，用全加器構(gòu)成多數(shù)判別電路.

1　用全加器構(gòu)成邏輯門

令式(1)、(2)中的一個(gè)或兩個(gè)輸入變量為常量，則可用全加器構(gòu)成邏輯門.

1) 令C=0或接地時(shí)，S= A⊕ B，J=AB，此時(shí)全加器可作為異或門及與門使用.

2) 令C=0，B=0或C=1，B=1時(shí)，S=A，此時(shí)全加器可作為傳輸門使用.

4) 令C=1時(shí)，S= Ae B，J=A+B，此時(shí)全加器可作為同或門和或門使用.

2　用全加器構(gòu)成奇、偶判別電路

當(dāng)輸入變量的取值含有奇數(shù)個(gè)1時(shí)，輸出為1，為奇數(shù)判別；當(dāng)輸入變量的取值含有偶數(shù)個(gè)1時(shí)，輸出為1，為偶數(shù)判別[1-2].

表1及式(1)表明，全加器的和數(shù)輸出即為三變量奇、偶判別函數(shù).將多個(gè)全加器級(jí)聯(lián)，可實(shí)現(xiàn)多于三個(gè)輸入變量的奇、偶判別電路[1-2].

表2　四個(gè)輸入變量的奇、偶判別電路真值表

例如，表2是四個(gè)輸入變量A、B 、C、D的奇、偶判別電路的真值表，F(xiàn)1為奇數(shù)判別輸出，F(xiàn)2為偶數(shù)判別輸出.由表2可寫(xiě)出F1的表達(dá)式為

用二級(jí)全加器實(shí)現(xiàn)時(shí)，將式(3)改寫(xiě)成

按式(4)可畫(huà)出邏輯電路圖如圖2所示.

由表2可寫(xiě)出F2的表達(dá)式為

圖2　四個(gè)輸入變量的奇數(shù)判別電路

用二級(jí)全加器實(shí)現(xiàn)時(shí)，將式(5)改寫(xiě)成

按式(5)可畫(huà)出邏輯電路圖如圖3所示.

圖3　四個(gè)輸入變量的偶數(shù)判別電路

按此方法可以用全加器構(gòu)成更多輸入變量的奇、偶判別電路.

3　用全加器構(gòu)成多數(shù)判別電路

多數(shù)判別的功能是：當(dāng)輸入變量取值為1的占多數(shù)時(shí)，輸出為1，顯然要求輸入變量個(gè)數(shù)為奇數(shù).表1及式(2)表明，全加器的進(jìn)位輸出J即為三變量的多數(shù)判別函數(shù).

為便于推廣到多于三個(gè)變量的多數(shù)判別情況，將表1改變成表3的形式，即將全加器的輸出記為二進(jìn)制數(shù)的形式，其中b2對(duì)應(yīng)原表中的J，b1對(duì)應(yīng)原表中的S，判別結(jié)果F在b2、b1上產(chǎn)生.以b2、b1為變量作F的卡諾圖[3]，如圖4所示，得F=b2，即為全加器的進(jìn)位輸出J.

當(dāng)輸入變量多于三個(gè)且為奇數(shù)時(shí)，可將所有變量求和得二進(jìn)制數(shù)表示的和數(shù)，再以二進(jìn)制和數(shù)為變量求輸出F的表達(dá)式.用全加器實(shí)現(xiàn)二進(jìn)制數(shù)的和數(shù)，用附加門實(shí)現(xiàn)函數(shù)F.表4為五個(gè)變量A、B、C、D、E多數(shù)判別的真值表，其中b4、b2、b1為二進(jìn)制和數(shù)，F(xiàn)為判別輸出函數(shù).

表3　修改后的三個(gè)變量多數(shù)判別真值表

圖4　F的卡諾圖

表4　五個(gè)變量多數(shù)判別的真值表

以b4、b2、b1為變量作的卡諾圖如圖5所示[3-5]，可得 F=b4+b2b1.

用三個(gè)全加器實(shí)現(xiàn)A、B、C、D、E求和，得二進(jìn)制和數(shù)，用與門、或門實(shí)現(xiàn)，畫(huà)出邏輯電路圖如圖6所示.

圖5　F的卡諾圖

圖6　五變量的多數(shù)判別電路

4　結(jié)論

利用全加器的非常規(guī)邏輯電路設(shè)計(jì)方法，不僅使邏輯電路的設(shè)計(jì)更加簡(jiǎn)單，而且可以充分發(fā)揮全加器的應(yīng)用潛力，所以此設(shè)計(jì)方法在邏輯電路的設(shè)計(jì)中應(yīng)用，不僅具有使用方便、設(shè)計(jì)迅速、簡(jiǎn)化電路等優(yōu)點(diǎn)，而具有一定的實(shí)用意義.

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(責(zé)任編輯：沈鳳英)

The Application of Full Adder in the Logical Design

TANG Min-li，WU Heng-yu
(Department of Electronic Engineering，Hainan College of Software Technology，Qionghai 571400，China)

Abstract：This paper provides some design methods of irregular logical circuits with full adders based on the logical function and universality of full adders.Some examples are given to illustrate the process of the logical design of full adders and the application methods in logical circuits designs in detail.This method enjoys such merits as convenience in usage， rapidity in design and simplification of the circuits.

Key words：full adder；the logical design；application

作者簡(jiǎn)介：唐民麗(1967-)，女，遼寧阜新人，教授，碩士，主要從事電子技術(shù)研究.

收稿日期：2015-12-03；修回日期：2015-12-30

DOI：10.16219/j.cnki.szxbzk.2016.01.004

中圖分類號(hào)：TN79+1

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1008-5475(2016)01-0020-03

引文格式：唐民麗，吳恒玉.全加器在邏輯設(shè)計(jì)中的應(yīng)用[J].蘇州市職業(yè)大學(xué)學(xué)報(bào)，2016，27(1)：20-22.